公开(公告)号：KR100533203B1

公开(公告)日：2005-12-05

申请号：KR1020000015071

申请日：2000-03-24

Applicant: 후지쯔 가부시끼가이샤

Inventor： 다까시마아끼라 ,  안도후미히꼬 ,  사또미쓰루 ,  스즈끼다까시 ,  구마가야요시까즈 ,  고사까이가즈나리

IPC: H01L21/60

CPC classification number: H01L24/83 ,  H01L23/49816 ,  H01L24/29 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/05599 ,  H01L2224/16225 ,  H01L2224/16237 ,  H01L2224/29 ,  H01L2224/29101 ,  H01L2224/2919 ,  H01L2224/29198 ,  H01L2224/2929 ,  H01L2224/29386 ,  H01L2224/32057 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2224/83138 ,  H01L2224/83192 ,  H01L2224/83385 ,  H01L2224/8385 ,  H01L2224/85444 ,  H01L2224/8547 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01009 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/07802 ,  H01L2924/10253 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/351 ,  H05K3/3436 ,  H05K2201/0367 ,  H05K2201/0394 ,  Y02P70/613 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2924/3512 ,  H01L2924/05442 ,  H01L2224/29099 ,  H01L2224/29199 ,  H01L2224/29299 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099

Abstract: 본 발명은 기판에 형성된 작은 직경의 개구부에 외부접속단자가 설치된 반도체 장치 및 제조 방법에 관한 것으로, 단자간 피치가 작아지고, 이것에 수반되어 기판에 형성된 개구부의 직경치수가 작아져도, 확실하게 외부접속단자를 기판에 탑재하는 것을 가능하게 하는 것을 과제로 한다. 이를 위하여, 본원 발명은, 테이프형 기판(22)과, 이 기판(22)의 표면에 탑재된 반도체 칩(23)과, 기판(22)의 표면에 형성되는 동시에 반도체 칩(23)과 전기적으로 접속된 전극막(25)과, 기판(22)의 이면에 설치되는 동시에 기판(22)에 형성된 개구부(27)를 통하여 전극막(25)에 접속된 도금범프(41)를 구비한 반도체 장치에 있어서, 도금범프(41)를 전극막(25) 상에 도금에 의해 형성하고, 또한, 도금범프(41)의 최대 단면적을 S1로 하고, 개구부(27)의 면적을 S2(와)로 한 경우, S1 ≤S2 으로 되도록 구성한다.

公开(公告)号：KR1020050109982A

公开(公告)日：2005-11-22

申请号：KR1020057016990

申请日：2004-03-01

Applicant: 인피니온 테크놀로지스 아게

Inventor： 월리스리차드 ,  맥도날드제임스디.

IPC: H05K1/02

CPC classification number: H01L23/562 ,  H01L23/49816 ,  H01L2924/0002 ,  H05K1/0218 ,  H05K3/3436 ,  H05K2201/09781 ,  Y02P70/613 ,  Y10T29/4913 ,  Y10T29/49147 ,  H01L2924/00

Abstract: The present invention relates to a method and a device for protection of a component or a module, which method and device even would be able to increase the mechanical lifetime of the component or the module. A connectivity from a module to a board is ordinary achieved with pads as via Land Grid Array (LGA), where an inner area of the module is provided with pads designated for electrical connectivity to corresponding points of connection on the board. To protect the component or the module and to increase the mecahnical life time of the component or the module, the outer area of the component or the module (1) is provided with a peripheral outer line of pads forming a sacrifice pad area or pad ring (3), where individual pad or pads can be sacrificed without destroying the inner pads (2), which are designated for the electrical connectivity to corresponding points of connection on the board provided inside the sacrifice pad area or pad ring on the component or the module.

Abstract translation: 本发明涉及用于保护部件或模块的方法和装置，该方法和装置甚至能够增加部件或模块的机械寿命。 从模块到板的连接通常是通过焊盘（Land Grid Array）（LGA）实现的，其中模块的内部区域被提供有指定用于电连接到板上的对应连接点的焊盘。 为了保护部件或模块并增加部件或模块的机械寿命，部件或模块（1）的外部区域设置有形成牺牲垫区域或垫环的外围的外围线 （3），其中单独的焊盘或焊盘可以牺牲而不破坏内部焊盘（2），其被指定用于电连接到设置在部件上的牺牲垫区域或焊盘环内的板上的对应连接点，或者 模块。

公开(公告)号：KR1020050105240A

公开(公告)日：2005-11-03

申请号：KR1020057015705

申请日：2004-02-24

Applicant: 하마마츠 포토닉스 가부시키가이샤

Inventor： 시바야마카츠미 ,  쿠수야마유타카 ,  하야시마사히로

IPC: H01L21/60

CPC classification number: H05K3/3436 ,  G01T1/2018 ,  H01L23/13 ,  H01L27/14618 ,  H01L27/14634 ,  H01L27/14663 ,  H01L2224/1403 ,  H01L2224/16235 ,  H01L2224/16237 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/04941 ,  H01L2924/12044 ,  H01L2924/15153 ,  H01L2924/15165 ,  H01L2924/15312 ,  H01L2924/3025 ,  H05K1/0306 ,  H05K2201/09827 ,  H05K2203/0455 ,  Y02P70/613

Abstract: A glass substrate provided with through holes (20c) having a tapered part (20d) increased in the opening area on the input surface (20a) side, and conductive members (21) formed on the inner wall of the through holes (20c) constitute a wiring board (20). Input parts (21a) of the conductive member (21) formed on the input surface (20a) of the wiring board (20) are connected with bump electrodes (17) provided, in association with the conductive members (21), on the output surface (15b) of a PD array (15), thus producing a semiconductor device (5). A scintillator (10) is connected with the light incident surface (15a) of the PD array (15) through optical adhesive (11) and a signal processing element (30) is connected with the output surface (20b) of the wiring board (20) through a bump electrode (31), thus constituting a radiation detector. A semiconductor device in which a semiconductor element is connected well with a corresponding conduction line on the wiring board, and a radiation detector employing it, are thereby obtained.

Abstract translation: 具有在输入面（20a）侧的开口面积增大的具有锥形部（20d）的通孔（20c）的玻璃基板，形成在通孔（20c）的内壁上的导电构件（21）构成 布线板（20）。 形成在布线基板（20）的输入面（20a）上的导电部件（21）的输入部分（21a）与设置在导电部件（21）上的凸起电极（17）连接在输出端 表面（15b），从而产生半导体器件（5）。 闪烁体（10）通过光学粘合剂（11）与PD阵列（15）的光入射表面（15a）连接，并且信号处理元件（30）与布线板的输出表面（20b）连接 20）通过凸块电极（31），从而构成放射线检测器。 由此获得其中半导体元件与布线板上的对应导电线良好连接的半导体器件和使用它的辐射探测器。

公开(公告)号：KR100523330B1

公开(公告)日：2005-10-24

申请号：KR1020030052328

申请日：2003-07-29

Applicant: 삼성전자주식회사

Inventor： 정명기 ,  곽민근 ,  김길수

IPC: H01L23/50

CPC classification number: H05K1/111 ,  H01L23/49816 ,  H01L2224/81385 ,  H01L2924/0002 ,  H05K3/3436 ,  H05K3/3452 ,  H05K2201/09663 ,  H05K2201/09809 ,  H05K2201/0989 ,  H05K2201/099 ,  H05K2201/10734 ,  Y02P70/611 ,  H01L2924/00

Abstract: 본 발명은 BGA(Ball Grid Array) 반도체 패키지에 관한 것으로, 특히 기판과 솔더볼의 결합이 안정되고 강화되도록 개선된 ＳＭＤ 및 ＮＳＭＤ 복합형 솔더볼 랜드 구조를 가지는 ＢＧＡ 반도체 패키지에 관한 것이다.
본 발명에 따른 BGA 반도체 패키지는, 솔더 마스크가 솔더볼 랜드의 외곽부를 덮는 SMD(Solder Mask Defined) 형 및 솔더볼 랜드와 그 둘레 주변의 기판이 노출되도록 솔더 마스크에 마스크 개방영역이 형성되는 NSMD(Non-solder Mask Defined) 형이 혼합된 솔더볼 랜드 구조를 포함하는 구성을 특징으로 한다.
이에 따라, 솔더볼 탈락 현상, 패턴 크랙(pattern crack)현상 및 솔더볼 랜드 분리현상이 억제되어 솔더볼 랜드에 대한 솔더볼 융착력이 향상되므로, BGA반도체 패키지의 신뢰성이 향상된다.

公开(公告)号：KR1020050061783A

公开(公告)日：2005-06-23

申请号：KR1020030093209

申请日：2003-12-18

Applicant: 삼성전자주식회사

Inventor： 송훈 ,  심동식

IPC: H01L21/60

CPC classification number: H01L24/13 ,  H01L23/13 ,  H01L24/03 ,  H01L24/05 ,  H01L24/16 ,  H01L24/81 ,  H01L29/0657 ,  H01L2224/0401 ,  H01L2224/05551 ,  H01L2224/05557 ,  H01L2224/05559 ,  H01L2224/05568 ,  H01L2224/05571 ,  H01L2224/05578 ,  H01L2224/05599 ,  H01L2224/10145 ,  H01L2224/1147 ,  H01L2224/13099 ,  H01L2224/13111 ,  H01L2224/16 ,  H01L2224/16237 ,  H01L2224/16238 ,  H01L2224/81365 ,  H01L2224/81385 ,  H01L2224/81801 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01076 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/10157 ,  H01L2924/15151 ,  H01L2924/15787 ,  H01L2924/381 ,  H05K1/111 ,  H05K3/3436 ,  H05K2201/09036 ,  H05K2201/09045 ,  H05K2201/10674 ,  H05K2201/10734 ,  Y02P70/611 ,  Y02P70/613 ,  H01L2224/05552 ,  H01L2924/00

Abstract: Aflip-chip package for implementing a fine solder ball, and a flip-chip packaging method using the same. The flip-chip package includes a first wafer (100) having a first electrode and a first under bump metal (111,112) (UBM) formed on the first electrode and electrically connected to the first electrode; and second wafer (200) opposing the first wafer and having a second electrode located in a position corresponding to the first electrode, and a second UBM (211,212) formed of the second electrode and electrically connected to the second electrode. The first wafer (100) has a depression formed on one or more areas adjacent to the first UBM (111,112), which depression partly receives a solder ball (133a,134a) that connects the first (111,112) and the second UBMs (211,212) upon flip-chip bonding of the first (100) and second (200) wafers. Since the UBM is formed as an embossing pattern, a fine solder ball can be implemented. Additionally, the reliability of the package can be improved.

Abstract translation: 用于实现精细焊球的微片芯片封装以及使用其的倒装芯片封装方法。 倒装芯片封装包括：第一晶片（100），具有形成在第一电极上并与第一电极电连接的第一电极和第一下凸块金属（111,112）（UBM）; 和与所述第一晶片相对并且具有位于对应于所述第一电极的位置的第二电极的第二晶片（200）和由所述第二电极形成并电连接到所述第二电极的第二UBM（211,212）。 第一晶片（100）具有形成在与第一UBM（111,112）相邻的一个或多个区域上的凹陷部，该凹陷部分地接收连接第一（111,112）和第二UBM（211,212）的焊球（133a，134a） 在第一（100）和第二（200）晶圆的倒装芯片接合时。 由于UBM形成为压花图案，因此可以实现精细的焊球。 此外，可以提高包装的可靠性。

公开(公告)号：KR1020050038500A

公开(公告)日：2005-04-27

申请号：KR1020030073863

申请日：2003-10-22

Applicant: 삼성전자주식회사

Inventor： 정세영

IPC: H01L23/50

CPC classification number: H05K3/3436 ,  H01L23/49811 ,  H01L24/05 ,  H01L24/13 ,  H01L2224/03 ,  H01L2224/0401 ,  H01L2224/05017 ,  H01L2224/05018 ,  H01L2224/05022 ,  H01L2224/05082 ,  H01L2224/05557 ,  H01L2224/05558 ,  H01L2224/056 ,  H01L2224/05624 ,  H01L2224/11334 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/12042 ,  H01L2924/14 ,  H05K2201/0212 ,  Y02P70/613 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 본 발명은 전극패드에 솔더 범프가 형성된 플립 칩 본딩용 반도체 칩과 그 실장 구조에 관한 것이다. 집적회로가 형성된 반도체 기판과, 집적회로와 연결되어 외부와의 전기적 연결을 위하여 반도체 기판 상에 형성된 전극패드와, 전극패드의 적어도 일부분을 노출시키며 반도체 기판 상에 형성된 패시베이션층과, 전극패드와 접속되어 전극패드 부분 및 그 주변의 패시베이션층에 형성되는 제 1범프 하부 금속층과, 제 1범프 하부 금속층 상에 소정 높이의 링 형태를 가지며 형성된 3차원 범프 하부 금속층과, 제 1범프 하부 금속층 상에 3차원 범프 하부 금속층을 덮으며 형성된 솔더층, 및 폴리머 코어가 내장되어 있으며 그 폴리머 코어가 3차원 범프 하부 금속층에 일정 부분이 삽입된 형태를 갖도록 솔더층 상에 형성된 솔더 범프를 포함하는 것을 특징으로 하는 플립 칩 본딩용 반도체 칩을 제공하고, 그리고 그 반도체 칩이 기판 접촉패드와 그 기판 접� ��패드에 3차원 범프 하부 금속층과 대응되는 위치에 소정 높이로 형성되어 솔더 범프의 폴리머 코어를 지지하는 지지층을 갖는 기판을 포함하며, 폴리머 코어가 3차원 범프 하부 금속층과 3차원 패드 상부 금속층 사이에 끼워진 형태로 범프 본딩된 것을 특징으로 하는 실장 구조를 제공함으로써, 솔더 범프 자체의 응력 완충 효과가 크게 향상되어 언더필 물질을 주입하지 않고도 솔더 범프 자체의 접합력이 확보되며 열팽창계수 차이 등에 기인하여 범프에 집중되는 응력이 완화되는 효과를 얻을 수 있다.

公开(公告)号：KR1020040107389A

公开(公告)日：2004-12-20

申请号：KR1020040042805

申请日：2004-06-11

Applicant: 노텔 네트웍스 리미티드

Inventor： 광,헤르만 ,  위르지코우스카,아네타디 ,  디필리포,루이지지

IPC: H05K1/14 ,  H05K3/46

CPC classification number: H01R12/523 ,  H01R12/57 ,  H01R13/642 ,  H01R13/665 ,  H05K3/3436 ,  H05K3/3447 ,  H05K3/365 ,  H05K3/368 ,  H05K3/429 ,  H05K2201/09472 ,  H05K2201/09536 ,  H05K2201/10659 ,  H05K2203/061 ,  Y10T409/300112 ,  Y10T409/300616

Abstract: PURPOSE: A technique is provided to prevent attenuation of signals transmitted between PCBs and reduce costs by using first and second pins for interconnecting multilayer circuit boards. CONSTITUTION: A circuit device for interconnecting a first multilayer circuit board(102A) and a second multilayer circuit board(102B), comprises a plurality of first pins(152 to 166) arranged on a first surface of the circuit device such that the first pins correspond to a plurality of first conductive vias(112 to 122,126) of the first multilayer circuit board, wherein the first pins have lengths corresponding to respective depths of the first conductive vias of the first multilayer circuit board; and a plurality of second pins(172 to 186) arranged on a second surface of the circuit device such that the second pins correspond to a plurality of second conductive vias(132,138 to 146) of the second multilayer circuit board.

Abstract translation: 目的：提供一种防止PCB间传输的信号衰减的技术，并通过使用第一和第二引脚来互连多层电路板来降低成本。 构成：用于互连第一多层电路板（102A）和第二多层电路板（102B）的电路装置包括布置在电路装置的第一表面上的多个第一引脚（152至166），使得第一引脚 对应于第一多层电路板的多个第一导电通孔（112至122,126），其中第一引脚具有对应于第一多层电路板的第一导电通孔的相应深度的长度; 以及布置在所述电路装置的第二表面上的多个第二引脚（172至186），使得所述第二引脚对应于所述第二多层电路板的多个第二导电通孔（132,138至146）。

公开(公告)号：KR1020040095645A

公开(公告)日：2004-11-15

申请号：KR1020040028193

申请日：2004-04-23

Applicant: 스가 다다또모 ,  가부시끼가이샤 르네사스 테크놀로지 ,  오키덴키 고교 가부시키가이샤 ,  파나소닉 주식회사 ,  신꼬오덴기 고교 가부시키가이샤 ,  후지쯔 가부시끼가이샤 ,  소니 주식회사 ,  샤프 가부시키가이샤 ,  산요덴키가부시키가이샤 ,  로무 가부시키가이샤 ,  닛본 덴끼 가부시끼가이샤 ,  가부시끼가이샤 도시바

Inventor： 스가다다또모 ,  이토도시히로 ,  나카자와히데토 ,  아카가와마사토시

IPC: H01L21/52

CPC classification number: H01L24/81 ,  H01L23/49816 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/13111 ,  H01L2224/13144 ,  H01L2224/16 ,  H01L2224/81054 ,  H01L2224/81191 ,  H01L2224/81192 ,  H01L2224/81193 ,  H01L2224/81203 ,  H01L2224/81801 ,  H01L2224/81894 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/01049 ,  H01L2924/0105 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H05K3/3436 ,  H05K2203/085 ,  H05K2203/086 ,  Y02P70/613 ,  Y10T29/4913 ,  Y10T29/49144 ,  Y10T29/49149 ,  Y10T29/49197 ,  H01L2224/05624 ,  H01L2924/00014

Abstract: PURPOSE: An electronic part mounting method is provided to mount an electronic part on a mounting substrate at room temperature without the pre-processing of a bonding member by using a soldering material with sufficient deformability as the bonding member. CONSTITUTION: An electronic part(31) and a mounting substrate(35) are positioned under a vacuum or inert gas atmosphere. The electronic part and the mounting substrate are connected with each other by interposing bonding members therebetween at room temperature without the pre-processing of a bonding surface of the bonding member. At least one bonding member is made of a soldering material. The solder material needs a vertical load of 100 g or less to change the height of a spherical bump with a predetermined diameter of 130 μm as much as 8 μm.

Abstract translation: 目的：提供一种电子部件安装方法，用于在室温下将电子部件安装在安装基板上，而无需通过使用具有足够的可变形性的焊接材料作为接合部件对接合部件进行预处理。 构成：电子部件（31）和安装基板（35）位于真空或惰性气体气氛下。 电子部件和安装基板通过在室温下插入接合部件而不进行接合部件的接合面的预处理而相互连接。 至少一个接合部件由焊接材料制成。 焊料材料需要100g或更小的垂直载荷，以便将具有130μm的预定直径多达8μm的球形凸块的高度改变。

公开(公告)号：KR100455058B1

公开(公告)日：2004-11-08

申请号：KR1020000030052

申请日：2000-06-01

Applicant: 일본무선주식회사

Inventor： 야츠다히로미

IPC: H01L21/56 ,  H01L23/02

CPC classification number: H01L23/10 ,  H01L21/50 ,  H01L24/97 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2924/01079 ,  H01L2924/14 ,  H01L2924/351 ,  H05K3/3436 ,  H05K3/3442 ,  H05K2201/0379 ,  H05K2201/09472 ,  H05K2201/10666 ,  H05K2203/1147 ,  Y02P70/613 ,  H01L2924/00 ,  H01L2224/05624 ,  H01L2924/00014

Abstract: 제 1기판은 복수의 범프를 갖고 있으며, 제 2기판은 각 범프에 대향하는 위치에 개구부를 갖고 있다. 제 1기판과 제 2기판은, 제 2기판 상의 밀봉벽을 융착시킴으로써 조립되며, 제 1기판의 전자장치를 밀봉한다. 밀봉벽이 융착될 때에 가스가 발생하지만, 발생된 가스는 제 2기판의 각 개구부로부터 효과적으로 제거하는 것이 가능하다.

Abstract translation: 衬底10具有凸块28,30,32,34，并且衬底20具有分别位于凸块28,30,32,34相对的位置处的开口36,38,40,42。 通过熔合形成在基板22上的密封壁26来将基板10和22放置在一起，以密封位于基板10上的电子器件。 在熔合密封壁26时可能产生的气体可以通过基板22中的开口36,38,40,42被有效地去除。

公开(公告)号：KR1020040061604A

公开(公告)日：2004-07-07

申请号：KR1020020087884

申请日：2002-12-31

Applicant: 삼성전기주식회사

Inventor： 이규제

IPC: H05K3/42

CPC classification number: H05K3/421 ,  H05K1/0203 ,  H05K3/0026 ,  H05K3/3436 ,  H05K2201/066

Abstract: PURPOSE: A method is provided to reduce manufacturing costs and protect the plated layer formed on the inner wall of a cavity by plating the inner wall of the cavity with thin Au which is not etched by an etching solution. CONSTITUTION: A method comprises a step of forming an inner circuit of an E-BGA multi-layer printed circuit board and stacking Cu for an insulation layer and an outer layer circuit; a step of forming a cavity(603) in the portion where a chip is mounted through a punching process; a step of plating the surface of the printed circuit board and the inner wall of the cavity with Cu; a step of depositing a dry film(606) all over the printed circuit board excluding the inner wall of the cavity; a step of plating the inner wall of the cavity with Au; a step of forming a dry film pattern for forming an outer layer circuit on the printed circuit board; a step of etching the printed circuit board; a step of stripping off the dry film; a step of forming a photo solder resist layer; and a step of performing a surface treatment through a metal plating process.

Abstract translation: 目的：提供一种降低制造成本的方法，并且通过用不被蚀刻溶液蚀刻的薄Au电镀空腔的内壁来保护形成在空腔内壁上的镀层。 构成：一种方法包括形成E-BGA多层印刷电路板的内部电路并堆叠用于绝缘层和外层电路的Cu的步骤; 通过冲压工序在芯片安装部分形成空腔的步骤; 用Cu电镀印刷电路板的表面和腔的内壁的步骤; 在除了空腔的内壁之外的整个印刷电路板上沉积干膜（606）的步骤; 用Au电镀腔内壁的步骤; 在印刷电路板上形成用于形成外层电路的干膜图案的步骤; 蚀刻印刷电路板的步骤; 剥离干膜的步骤; 形成光阻焊层的步骤; 以及通过金属电镀工艺进行表面处理的步骤。