公开(公告)号：US20130207194A1

公开(公告)日：2013-08-15

申请号：US13396872

申请日：2012-02-15

申请人： Ming Cai ,  Dechao Guo ,  Liyang Song ,  Chun-Chen Yeh

发明人： Ming Cai ,  Dechao Guo ,  Liyang Song ,  Chun-Chen Yeh

IPC分类号： H01L21/336 ,  H01L27/088

CPC分类号： H01L29/7846 ,  H01L21/76224 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823481 ,  H01L21/845 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/66575 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78684

摘要： A method for fabricating a transistor with uniaxial stress channels includes depositing an insulating layer onto a substrate, defining bars within the insulating layer, recessing a channel into the substrate, growing a first semiconducting material in the channel, defining a gate stack over the bars and semiconducting material, defining source and drain recesses and embedding a second semiconducting material into the source and drain recesses.

摘要翻译： 用于制造具有单轴应力通道的晶体管的方法包括：将绝缘层沉积到衬底上，在绝缘层内限定棒，将沟道凹入衬底中，在沟道中生长第一半导体材料，在栅柱上限定栅叠层， 半导体材料，限定源极和漏极凹部并且将第二半导体材料嵌入到源极和漏极凹部中。

公开(公告)号：US20130105896A1

公开(公告)日：2013-05-02

申请号：US13625350

申请日：2012-09-24

申请人： MaryJane Brodsky ,  Ming Cai ,  Dechao Guo ,  William K. Henson ,  Shreesh Narasimha ,  Yue Liang ,  Liyang Song ,  Yanfeng Wang ,  Chun-Chen Yeh

发明人： MaryJane Brodsky ,  Ming Cai ,  Dechao Guo ,  William K. Henson ,  Shreesh Narasimha ,  Yue Liang ,  Liyang Song ,  Yanfeng Wang ,  Chun-Chen Yeh

IPC分类号： H01L27/12

CPC分类号： H01L29/66803

摘要： A structure includes a substrate; a transistor disposed over the substrate, the transistor comprising a fin comprised of Silicon that is implanted with Carbon; and a gate dielectric layer and gate metal layer overlying a portion of the fin that defines a channel of the transistor. In the structure a concentration of Carbon within the fin is selected to establish a desired voltage threshold of the transistor.

摘要翻译： 一种结构包括基板; 设置在所述衬底上的晶体管，所述晶体管包括由碳注入的由硅构成的鳍; 以及覆盖限定晶体管的沟道的鳍片的一部分上的栅极电介质层和栅极金属层。 在该结构中，选择鳍内的碳浓度以建立晶体管的期望电压阈值。

公开(公告)号：US20120280322A1

公开(公告)日：2012-11-08

申请号：US13554305

申请日：2012-07-20

申请人： Dechao Guo ,  Wilfried E. Haensch ,  Xinhui Wang ,  Keith Kwong Hon Wong

发明人： Dechao Guo ,  Wilfried E. Haensch ,  Xinhui Wang ,  Keith Kwong Hon Wong

IPC分类号： H01L29/78

CPC分类号： H01L29/665 ,  H01L21/28088 ,  H01L21/28114 ,  H01L21/28525 ,  H01L21/76897 ,  H01L21/78 ,  H01L29/66545

摘要： A field effect transistor device includes a gate stack disposed on a substrate a first contact portion disposed on a first distal end of the gate stack, a second contact portion disposed on a second distal end of the gate stack, the first contact portion disposed a distance (d) from the second contact portion, and a third contact portion having a width (w) disposed in a source region of the device, the distance (d) is greater than the width (w).

摘要翻译： 场效应晶体管器件包括设置在基板上的栅极堆叠，设置在栅极堆叠的第一远端上的第一接触部分，设置在栅极堆叠的第二远端上的第二接触部分，第一接触部分设置距离 （d）从所述第二接触部分和具有设置在所述器件的源极区域中的宽度（w）的第三接触部分，所述距离（d）大于所述宽度（w）。

公开(公告)号：US08288217B2

公开(公告)日：2012-10-16

申请号：US12945026

申请日：2010-11-12

申请人： Dechao Guo ,  Pranita Kulkarni ,  Philip J. Oldiges ,  Alexander Reznicek ,  Keith Kwong Hon Wong

发明人： Dechao Guo ,  Pranita Kulkarni ,  Philip J. Oldiges ,  Alexander Reznicek ,  Keith Kwong Hon Wong

IPC分类号： H01L21/338

CPC分类号： H01L29/66545 ,  H01L29/1054 ,  H01L29/66477 ,  H01L29/66651 ,  H01L29/7843 ,  H01L29/7848

摘要： A field effect transistor device includes a gate stack portion disposed on a substrate, and a channel region in the substrate having a depth partially defined by the gate stack portion and a silicon region of the substrate, the silicon region having a sloped profile such that a distal regions of the channel region have greater depth than a medial region of the channel region.

摘要翻译： 场效应晶体管器件包括设置在衬底上的栅极堆叠部分和衬底中的沟道区域，其具有由栅极堆叠部分和衬底的硅区域部分地限定的深度，所述硅区域具有倾斜轮廓，使得 沟道区域的远侧区域具有比沟道区域的中间区域更深的深度。

公开(公告)号：US08268689B2

公开(公告)日：2012-09-18

申请号：US12860979

申请日：2010-08-23

申请人： Dechao Guo ,  Keith Kwong Hon Wong

发明人： Dechao Guo ,  Keith Kwong Hon Wong

IPC分类号： H01L27/088

CPC分类号： H01L29/78696 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/42392 ,  H01L29/66795

摘要： A method for fabricating a field effect transistor device includes forming a first conducting channel and a second conducting channel, forming a first gate stack on the first conducting channel to partially define a first device, forming second gate stack on the second conducting channel to partially define a second device, implanting ions to form a source region and a drain region connected to the first conducting channel and the second conducting channel, forming a masking layer over second device, a portion of the source region and a portion of the drain region, performing a first annealing process operative to change a threshold voltage of the first device, removing a portion of the masking layer to expose the second device, and performing a second annealing process operative to change the threshold voltage of the first device and a threshold voltage of the second device.

摘要翻译： 一种用于制造场效应晶体管器件的方法包括形成第一导电沟道和第二导电沟道，在第一导电沟道上形成第一栅极叠层以部分地限定第一器件，在第二导电沟道上形成第二栅极堆叠以部分地限定 第二装置，注入离子以形成连接到第一导电沟道和第二导电沟道的源极区域和漏极区域，在第二器件上形成掩模层，源极区域的一部分和漏极区域的一部分，执行 第一退火处理，其可操作以改变第一器件的阈值电压，去除掩模层的一部分以暴露第二器件，以及执行可操作以改变第一器件的阈值电压的第二退火处理和第二器件的阈值电压 第二设备

公开(公告)号：US20120220114A1

公开(公告)日：2012-08-30

申请号：US13034045

申请日：2011-02-24

申请人： Ming Cai ,  Dechao Guo ,  Chun-chen Yeh ,  Pranita Kulkarni

发明人： Ming Cai ,  Dechao Guo ,  Chun-chen Yeh ,  Pranita Kulkarni

IPC分类号： H01L21/28 ,  H01L21/768

CPC分类号： H01L29/7843 ,  H01L21/3105 ,  H01L21/76814 ,  H01L21/76825 ,  H01L21/76834

摘要： A method for inducing a tensile stress in a channel of a field effect transistor (FET) includes forming a nitride film over the FET; forming a contact hole to the FET through the nitride film; and performing ultraviolet (UV) curing of the nitride film after forming the contact hole to the FET through the nitride film, wherein the UV cured nitride film induces the tensile stress in the channel of the FET.

摘要翻译： 用于在场效应晶体管（FET）的沟道中诱发拉伸应力的方法包括在FET上形成氮化物膜; 通过氮化物膜形成与FET的接触孔; 并且通过氮化物膜在形成接触孔之后对氮化物膜进行紫外（UV）固化，其中，UV固化的氮化物膜在FET的沟道中引起拉伸应力。

公开(公告)号：US08237457B2

公开(公告)日：2012-08-07

申请号：US12503116

申请日：2009-07-15

申请人： Satya N. Chakravarti ,  Dechao Guo ,  Chuck T. Le ,  Byoung W. Min ,  Thekkemadathil V. Rajeevakumar ,  Keith Kwong Hon Wong

发明人： Satya N. Chakravarti ,  Dechao Guo ,  Chuck T. Le ,  Byoung W. Min ,  Thekkemadathil V. Rajeevakumar ,  Keith Kwong Hon Wong

IPC分类号： G01R27/08 ,  H01L23/52 ,  H01L29/10

CPC分类号： H01L27/0617 ,  H01L23/5252 ,  H01L27/112 ,  H01L27/11206 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

摘要： After planarization of a gate level dielectric layer, a dummy structure is removed to form a recess. A first conductive material layer and an amorphous metal oxide are deposited into the recess area. A second conduct material layer fills the recess. After planarization, an electrical antifuse is formed within the filled recess area, which includes a first conductive material portion, an amorphous metal oxide portion, and a second conductive material portion. To program the electrical antifuse, current is passed between the two terminals in the pair of the conductive contacts to transform the amorphous metal oxide portion into a crystallized metal oxide portion, which has a lower resistance. A sensing circuit determines whether the metal oxide portion is in an amorphous state (high resistance state) or in a crystalline state (low resistance state).

摘要翻译： 在栅极级介电层平坦化之后，去除虚拟结构以形成凹陷。 第一导电材料层和无定形金属氧化物沉积到凹陷区域中。 第二导电材料层填充凹部。 在平坦化之后，在填充的凹陷区域内形成电反熔丝，其包括第一导电材料部分，非晶金属氧化物部分和第二导电材料部分。 为了编程电反熔丝，电流在一对导电触头中的两个端子之间通过，以将非晶金属氧化物部分转变成具有较低电阻的结晶化金属氧化物部分。 感测电路确定金属氧化物部分是非晶态（高电阻状态）还是结晶态（低电阻状态）。

公开(公告)号：US20110269276A1

公开(公告)日：2011-11-03

申请号：US12770792

申请日：2010-04-30

申请人： Unoh Kwon ,  Dechao Guo ,  Siddarth A. Krishnan ,  Ramachandran Muralidhar

发明人： Unoh Kwon ,  Dechao Guo ,  Siddarth A. Krishnan ,  Ramachandran Muralidhar

IPC分类号： H01L21/8238 ,  H01L21/28

CPC分类号： H01L29/66545 ,  H01L21/28088 ,  H01L21/823807 ,  H01L21/823842 ,  H01L29/1054 ,  H01L29/42372 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/7843

摘要： In one embodiment, the method for forming a complementary metal oxide semiconductor (CMOS) device includes providing a semiconductor substrate including a first device region and a second device region. An n-type conductivity semiconductor device is formed in one of the first device region or the second device region using a gate structure first process, in which the n-type conductivity semiconductor device includes a gate structure having an n-type work function metal layer. A p-type conductivity semiconductor device is formed in the other of the first device region or the second device region using a gate structure last process, in which the p-type conductivity semiconductor device includes a gate structure including a p-type work function metal layer.

摘要翻译： 在一个实施例中，形成互补金属氧化物半导体（CMOS）器件的方法包括提供包括第一器件区域和第二器件区域的半导体衬底。 使用栅极结构第一工艺在第一器件区域或第二器件区域之一中形成n型导电性半导体器件，其中n型导电性半导体器件包括具有n型功函数金属层的栅极结构 。 使用栅极结构最后工艺在第一器件区域或第二器件区域中的另一个中形成p型导电性半导体器件，其中p型导电半导体器件包括具有p型功函数金属 层。

公开(公告)号：US20110042786A1

公开(公告)日：2011-02-24

申请号：US12543544

申请日：2009-08-19

申请人： Huiming Bu ,  Satya N. Chakravarti ,  Dechao Guo ,  Keith Kwong Hon Wong

发明人： Huiming Bu ,  Satya N. Chakravarti ,  Dechao Guo ,  Keith Kwong Hon Wong

IPC分类号： H01L29/86 ,  H01L21/02

CPC分类号： H01L28/20 ,  H01L27/0629 ,  H01L28/24

摘要： A passive device structure includes an unpatterned metal gate layer formed in a passive device region of a semiconductor device; an insulator layer formed upon the unpatterned metal gate layer; a semiconductor layer formed upon the insulator layer; and one or more metal contact regions formed in the semiconductor layer; wherein the insulator layer prevents the metal gate layer as serving as a leakage current path for current flowing through a passive device defined by the semiconductor layer and the one or more metal contact regions.

摘要翻译： 无源器件结构包括形成在半导体器件的无源器件区域中的未图案化的金属栅极层; 形成在未图案化的金属栅极层上的绝缘体层; 形成在所述绝缘体层上的半导体层; 以及形成在所述半导体层中的一个或多个金属接触区域; 其中所述绝缘体层防止所述金属栅极层用作流过由所述半导体层和所述一个或多个金属接触区限定的无源器件的电流的漏电流路径。

公开(公告)号：US08802482B2

公开(公告)日：2014-08-12

申请号：US13289324

申请日：2011-11-04

申请人： Dechao Guo ,  Zhengwen Li ,  Kejia Wang ,  Zhen Zhang

发明人： Dechao Guo ,  Zhengwen Li ,  Kejia Wang ,  Zhen Zhang

IPC分类号： H01L21/00

CPC分类号： H01L31/02363 ,  Y02E10/50

摘要： Multi-crystalline silicon processing techniques are provided. In one aspect, a method for roughening a multi-crystalline silicon surface is provided. The method includes the following steps. The multi-crystalline silicon surface is coated with a diblock copolymer. The diblock copolymer is annealed to form nanopores therein. The multi-crystalline silicon surface is etched through the nanopores in the diblock copolymer to roughen the multi-crystalline silicon surface. The diblock copolymer is removed. A multi-crystalline silicon substrate with a roughened surface having a plurality of peaks and troughs is also provided, wherein a distance from one peak to an adjacent peak on the roughened surface is from about 20 nm to about 400 nm.

摘要翻译： 提供多晶硅加工技术。 一方面，提供了一种使多晶硅表面粗糙化的方法。 该方法包括以下步骤。 多晶硅表面涂有二嵌段共聚物。 将二嵌段共聚物退火以在其中形成纳米孔。 通过二嵌段共聚物中的纳米孔蚀刻多晶硅表面以粗糙化多晶硅表面。 除去二嵌段共聚物。 还提供了具有多个峰和谷的具有粗糙表面的多晶硅衬底，其中粗糙表面上的一个峰到相邻峰的距离为约20nm至约400nm。