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    SEMICONDUCTOR COMPONENT AND METHOD OF MANUFACTURE
    111.
    发明申请
    SEMICONDUCTOR COMPONENT AND METHOD OF MANUFACTURE 有权
    半导体元件及其制造方法

    公开(公告)号：US20090108342A1

    公开(公告)日：2009-04-30

    申请号：US11931606

    申请日：2007-10-31

    申请人： Hui Wang ,  Gennadiy Nemtsev ,  Yingping Zheng ,  Gordon M. Grivna

    发明人： Hui Wang ,  Gennadiy Nemtsev ,  Yingping Zheng ,  Gordon M. Grivna

    IPC分类号： H01L29/78 ,  H01L21/336

    CPC分类号： H01L29/407 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/456 ,  H01L29/4925 ,  H01L29/4933 ,  H01L29/513 ,  H01L29/66719 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7811

    摘要： A semiconductor component that includes a field plate and a semiconductor device and a method of manufacturing the semiconductor component. A semiconductor material includes an epitaxial layer disposed on a semiconductor substrate. A trench having an upper portion and a lower portion is formed in the epitaxial layer. A portion of a field plate is formed in the lower portion of the trench, wherein the field plate is electrically isolated from trench sidewalls. A gate structure is formed in the upper portion of the trench, wherein a gate oxide is formed from opposing sidewalls of the trench. Gate electrodes are formed adjacent to the gate oxide formed from the opposing sidewalls and a dielectric material is formed adjacent to the gate electrode. Another portion of the field plate is formed in the upper portion of the trench and cooperates with the portion of the field plate formed in the lower portion of the trench to form the field plate.

    摘要翻译： 包括场板和半导体器件的半导体部件以及半导体部件的制造方法。 半导体材料包括设置在半导体衬底上的外延层。 在外延层中形成具有上部和下部的沟槽。 场板的一部分形成在沟槽的下部，其中场板与沟槽侧壁电隔离。 栅极结构形成在沟槽的上部，其中栅极氧化物由沟槽的相对的侧壁形成。 栅电极与由相对的侧壁形成的栅极氧化物相邻形成，并且与栅电极相邻形成电介质材料。 场板的另一部分形成在沟槽的上部，并且与形成在沟槽的下部中的场板的部分配合以形成场板。

    Semiconductor device having trench structures and method
    114.
    发明授权
    Semiconductor device having trench structures and method 有权
    具有沟槽结构和方法的半导体器件

    公开(公告)号：US07420258B2

    公开(公告)日：2008-09-02

    申请号：US11769650

    申请日：2007-06-27

    申请人： Gordon M. Grivna ,  Peter J. Zdebel

    发明人： Gordon M. Grivna ,  Peter J. Zdebel

    IPC分类号： H01L29/00

    CPC分类号： H01L21/743 ,  H01L21/76286 ,  H01L21/763

    摘要： In one embodiment, a pair of sidewall passivated trench contacts is formed in a substrate to provide electrical contact to a sub-surface feature. A doped region is diffused between the pair of sidewall passivated trenches to provide low resistance contacts.

    摘要翻译： 在一个实施例中，在衬底中形成一对侧壁钝化沟槽触点以提供与子表面特征的电接触。 掺杂区域在一对侧壁钝化沟槽之间扩散，以提供低电阻触点。

    Method of making a vertical gate semiconductor device
    118.
    发明授权
    Method of making a vertical gate semiconductor device 有权
    制造垂直栅极半导体器件的方法

    公开(公告)号：US06803317B2

    公开(公告)日：2004-10-12

    申请号：US10219167

    申请日：2002-08-16

    申请人： Gordon M. Grivna

    发明人： Gordon M. Grivna

    IPC分类号： H01L21311

    CPC分类号： H01L29/7816 ,  H01L21/28114 ,  H01L21/2815 ,  H01L21/28525 ,  H01L21/32053 ,  H01L21/76895 ,  H01L29/1095 ,  H01L29/41 ,  H01L29/41708 ,  H01L29/42376 ,  H01L29/66272 ,  H01L29/66659 ,  H01L29/66674 ,  H01L29/7801 ,  H01L29/7835

    摘要： A method of making a semiconductor device (10) includes depositing a first conductive layer (50) on a first surface (41) to control a channel (70) of the semiconductor device at a second surface (40) perpendicular to the first surface. The method further includes etching a first dielectric film (32) to form a gap (53) between the first surface and a control electrode (68) of the semiconductor device, and depositing a conductive material (56) in the gap to electrically connect the first conductive layer to the control electrode.

    摘要翻译： 制造半导体器件（10）的方法包括在第一表面（41）上沉积第一导电层（50）以在垂直于第一表面的第二表面（40）处控制半导体器件的沟道（70）。 该方法还包括蚀刻第一介电膜（32）以在半导体器件的第一表面和控制电极（68）之间形成间隙（53），并且在间隙中沉积导电材料（56）以电连接 第一导电层到控制电极。

    Method of manufacturing a semiconductor component
    119.
    发明授权
    Method of manufacturing a semiconductor component 有权
    制造半导体部件的方法

    公开(公告)号：US06271106B1

    公开(公告)日：2001-08-07

    申请号：US09430725

    申请日：1999-10-29

    申请人： Gordon M. Grivna ,  Richard A. Keating ,  Gordon C. Ma

    发明人： Gordon M. Grivna ,  Richard A. Keating ,  Gordon C. Ma

    IPC分类号： H01L2144

    CPC分类号： H01L21/76802 ,  H01L29/66545

    摘要： A method of manufacturing a semiconductor component includes sequentially disposing a first electrically conductive layer (130), a dielectric layer (140), and a sacrificial layer (150) over a substrate (110). An etch mask is used to defined a gate stack (210) comprised of the sacrificial layer (150), the dielectric layer, and the first electrically conductive layer. Another dielectric layer (310) is deposited over the substrate (110) and the gate stack (210). This second dielectric layer (310) is planarized to expose the sacrificial layer (150). The sacrificial layer (150) of the gate stack (210) and the dielectric layer (140) of the gate stack (210) are sequentially removed, and another electrically conductive layer (740) is deposited over the first electrically conductive layer of the gate stack to form a gate electrode made of, among other features, two electrically conductive layers.

    摘要翻译： 制造半导体部件的方法包括在衬底（110）上顺序地设置第一导电层（130），电介质层（140）和牺牲层（150）。 蚀刻掩模用于限定由牺牲层（150），电介质层和第一导电层组成的栅极堆叠（210）。 在衬底（110）和栅极叠层（210）上方沉积另一介质层（310）。 该第二介电层（310）被平坦化以暴露牺牲层（150）。 栅堆叠（210）的牺牲层（150）和栅堆叠（210）的电介质层（140）被顺序地去除，另一导电层（740）沉积在栅极的第一导电层上 堆叠以形成除了其它特征之外由两个导电层制成的栅电极。

    Method and structure for reducing capacitance between interconnect lines
    120.
    发明授权
    Method and structure for reducing capacitance between interconnect lines 失效
    降低互连线间电容的方法和结构

    公开(公告)号：US5641712A

    公开(公告)日：1997-06-24

    申请号：US512253

    申请日：1995-08-07

    申请人： Gordon M. Grivna ,  Karl J. Johnson ,  Bruce A. Bernhardt

    发明人： Gordon M. Grivna ,  Karl J. Johnson ,  Bruce A. Bernhardt

    IPC分类号： H01L21/768 ,  H01L23/522 ,  H01L21/28

    CPC分类号： H01L21/7682 ,  H01L23/5222 ,  H01L2924/0002

    摘要： A method and structure for reducing capacitance between interconnect lines (11, 24, 26) utilizes air gaps (17, 47) between the interconnect lines (11, 24, 26). Deposited over the interconnect lines (11, 24, 26), a silane oxide layer (14) forms a "breadloaf" shape which can be sputter etched to seal the air gaps (17, 47). Prior to the deposition of the sputter etched silane oxide layer (14), spacers (13, 42, 43) can be formed around the interconnect lines (11, 24, 26) to increase the aspect ratio of gaps (23, 31) between the interconnect lines (11, 24, 26) which facilitates the formation of the "breadloaf" shape of the silane oxide layer (14).

    摘要翻译： 用于减小互连线（11,24,26）之间的电容的方法和结构利用在互连线（11,24,26）之间的气隙（17,47）。 沉积在互连线（11,24,26）上，硅烷氧化物层（14）形成“面包屑”形状，其可被溅射蚀刻以密封气隙（17,47）。 在沉积溅射蚀刻的硅烷氧化物层（14）之前，可以在互连线（11,24,26）周围形成间隔物（13,42,43），以增加间隙（23,31）之间的间隙（23,31）的纵横比 有助于形成硅烷氧化物层（14）的“面包”形状的互连线（11,24,26）。