公开(公告)号：US06858918B2

公开(公告)日：2005-02-22

申请号：US10216722

申请日：2002-08-13

申请人： Shigenobu Maeda ,  Takashi Ipposhi ,  Yuuichi Hirano

发明人： Shigenobu Maeda ,  Takashi Ipposhi ,  Yuuichi Hirano

IPC分类号： H01L27/04 ,  H01L21/822 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/06 ,  H01L27/08 ,  H01L27/092 ,  H01L29/786 ,  H01L29/94 ,  H01L29/93

CPC分类号： H01L21/84 ,  H01L27/0629 ,  H01L27/0808 ,  H01L27/0811 ,  H01L27/1203 ,  H01L29/66181 ,  H01L29/66545 ,  H01L29/94

摘要： It is an object to obtain a semiconductor device including a capacitance having a great Q-value. In an SOI substrate comprising a support substrate (165), a buried oxide film (166) and an SOI layer (171), an isolating oxide film 167 (167a to 167c) is selectively formed in an upper layer portion of the SOI layer (171) with a part of the SOI layer (171) remaining as a P− well region (169). Consequently, an isolation (partial isolation) structure is obtained. An N+ diffusion region (168) is formed in the SOI layer (171) between the isolating oxide films (167a) and (167b) and a P+ diffusion region (170) is formed in the SOI layer (171) between the isolating oxide films (167b) and (167c). Consequently, there is obtained a junction type variable capacitance (C23) having a PN junction surface of the P− well region (169) provided under the isolating oxide film (167b) and the N+ diffusion region (168).

摘要翻译： 本发明的目的是获得包括具有大Q值的电容的半导体器件。 在包括支撑衬底（165），掩埋氧化膜（166）和SOI层（171）的SOI衬底中，在SOI层的上层部分中选择性地形成隔离氧化膜167（167a至167c） 171），其中SOI层（171）的一部分保持为P阱区域（169）。 因此，获得隔离（部分隔离）结构。 在隔离氧化膜（167a）和（167b）之间的SOI层（171）中形成N +扩散区（168），在SOI层（171）中形成P +扩散区（170） ）分离氧化膜（167b）和（167c）之间。 因此，获得了在隔离氧化膜（167b）和N +扩散区域（168）下面设置的P阱区域（169）的PN结表面的结型可变电容（C23）。

公开(公告)号：US5600154A

公开(公告)日：1997-02-04

申请号：US546514

申请日：1995-10-20

申请人： Satoshi Shimizu ,  Shuichi Ueno ,  Shigenobu Maeda ,  Takashi Ipposhi

发明人： Satoshi Shimizu ,  Shuichi Ueno ,  Shigenobu Maeda ,  Takashi Ipposhi

IPC分类号： H01L21/20 ,  H01L21/265 ,  H01L21/336 ,  H01L27/11 ,  H01L29/78 ,  H01L29/786 ,  H01L29/76 ,  H01L27/108 ,  H01L29/12

CPC分类号： H01L27/1108 ,  H01L27/1281 ,  H01L27/1285 ,  H01L29/66757 ,  H01L29/78624 ,  H01L29/78675 ,  H01L29/78678 ,  Y10S257/914

摘要： According to a method of manufacturing a thin film transistor (TFT), amorphous silicon is formed by ion-implanting either silicon or nitrogen into a region of polysilicon while a region located at the sidewall of a gate electrode is selectively left using the stepped portion of the gate electrode. Then, a heat treatment is applied to convert the amorphous silicon into polysilicon with the remaining polysilicon as a seed crystal. As a result, polysilicon having crystal grains of great grain size can be formed in uniform. Thus, the electric characteristics of a TFT can be improved with no difference in the electric characteristics between each TFT.

摘要翻译： 根据制造薄膜晶体管（TFT）的方法，通过将硅或氮离子注入到多晶硅的区域中形成非晶硅，而位于栅电极的侧壁的区域选择性地使用步骤部分 栅电极。 然后，进行热处理以将非晶硅转化为多晶硅，剩余的多晶硅作为晶种。 结果，可以均匀地形成具有大晶粒尺寸的晶粒的多晶硅。 因此，可以提高TFT的电特性，并且每个TFT之间的电特性没有差异。

公开(公告)号：US07112835B2

公开(公告)日：2006-09-26

申请号：US10995193

申请日：2004-11-24

申请人： Shigenobu Maeda ,  Takashi Ipposhi ,  Yuuichi Hirano

发明人： Shigenobu Maeda ,  Takashi Ipposhi ,  Yuuichi Hirano

IPC分类号： H01L29/93

CPC分类号： H01L21/84 ,  H01L27/0629 ,  H01L27/0808 ,  H01L27/0811 ,  H01L27/1203 ,  H01L29/66181 ,  H01L29/66545 ,  H01L29/94

摘要： It is an object to obtain a semiconductor device including a capacitance having a great Q-value. In an SOI substrate comprising a support substrate (165), a buried oxide film (166) and an SOI layer (171), an isolating oxide film 167 (167a to 167c) is selectively formed in an upper layer portion of the SOI layer (171) with a part of the SOI layer (171) remaining as a P− well region (169). Consequently, an isolation (partial isolation) structure is obtained. An N+ diffusion region (168) is formed in the SOI layer (171) between the isolating oxide films (167a) and (167b) and a P+ diffusion region (170) is formed in the SOI layer (171) between the isolating oxide films (167b) and (167c). Consequently, there is obtained a junction type variable capacitance (C23) having a PN junction surface of the P− well region (169) provided under the isolating oxide film (167b) and the N+ diffusion region (168).

摘要翻译： 本发明的目的是获得包括具有大Q值的电容的半导体器件。 在包括支撑衬底（165），掩埋氧化膜（166）和SOI层（171）的SOI衬底中，在SOI的上层部分中选择性地形成隔离氧化膜167（167a至167c） 层（171）与SOI层（171）的一部分保持为阱区（169）。 因此，获得隔离（部分隔离）结构。 在隔离氧化膜（167a）和（167b）之间的SOI层（171）中形成有N + +扩散区（168）和P + 区域（170）形成在隔离氧化膜（167b）和（167c）之间的SOI层（171）中。 因此，获得了具有设置在隔离氧化膜（167b）下面的P阱区域（169）的PN结表面的结型可变电容（C23）和N

公开(公告)号：US20050087779A1

公开(公告)日：2005-04-28

申请号：US10995193

申请日：2004-11-24

申请人： Shigenobu Maeda ,  Takashi Ipposhi ,  Yuuichi Hirano

发明人： Shigenobu Maeda ,  Takashi Ipposhi ,  Yuuichi Hirano

IPC分类号： H01L27/04 ,  H01L21/822 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/06 ,  H01L27/08 ,  H01L27/092 ,  H01L29/786 ,  H01L29/94 ,  H01L29/76 ,  H01L21/336

CPC分类号： H01L21/84 ,  H01L27/0629 ,  H01L27/0808 ,  H01L27/0811 ,  H01L27/1203 ,  H01L29/66181 ,  H01L29/66545 ,  H01L29/94

摘要： It is an object to obtain a semiconductor device including a capacitance having a great Q-value. In an SOI substrate comprising a support substrate (165), a buried oxide film (166) and an SOI layer (171), an isolating oxide film 167 (167a to 167c) is selectively formed in an upper layer portion of the SOI layer (171) with a part of the SOI layer (171) remaining as a P− well region (169). Consequently, an isolation (partial isolation) structure is obtained. An N+ diffusion region (168) is formed in the SOI layer (171) between the isolating oxide films (167a) and (167b) and a P+ diffusion region (170) is formed in the SOI layer (171) between the isolating oxide films (167b) and (167c). Consequently, there is obtained a junction type variable capacitance (C23) having a PN junction surface of the P− well region (169) provided under the isolating oxide film (167b) and the N+ diffusion region (168).

摘要翻译： 本发明的目的是获得包括具有大Q值的电容的半导体器件。 在包括支撑衬底（165），掩埋氧化膜（166）和SOI层（171）的SOI衬底中，在SOI的上层部分中选择性地形成隔离氧化膜167（167a至167c） 层（171）与SOI层（171）的一部分保持为阱区（169）。 因此，获得隔离（部分隔离）结构。 在隔离氧化膜（167a）和（167b）之间的SOI层（171）中形成有N + +扩散区（168）和P + 区域（170）形成在隔离氧化膜（167b）和（167c）之间的SOI层（171）中。 因此，获得了具有设置在隔离氧化膜（167b）下面的P阱区域（169）的PN结表面的结型可变电容（C23）和N

公开(公告)号：US6017781A

公开(公告)日：2000-01-25

申请号：US755734

申请日：1996-11-25

申请人： Satoshi Shimizu ,  Shuichi Ueno ,  Shigenobu Maeda ,  Takashi Ipposhi

发明人： Satoshi Shimizu ,  Shuichi Ueno ,  Shigenobu Maeda ,  Takashi Ipposhi

IPC分类号： H01L21/20 ,  H01L21/265 ,  H01L21/336 ,  H01L27/11 ,  H01L29/78 ,  H01L29/786 ,  H01L21/84

CPC分类号： H01L27/1108 ,  H01L27/1281 ,  H01L27/1285 ,  H01L29/66757 ,  H01L29/78624 ,  H01L29/78675 ,  H01L29/78678 ,  Y10S257/914

摘要： According to a method of manufacturing a thin film transistor (TFT), amorphous silicon is formed by ion-implanting either silicon or nitrogen into a region of polysilicon while a region located at the sidewall of a gate electrode is selectively left using the stepped portion of the gate electrode. Then, a heat treatment is applied to convert the amorphous silicon into polysilicon with the remaining polysilicon as a seed crystal. As a result, polysilicon having crystal grains of great grain size can be formed in uniform. Thus, the electric characteristics of a TFT can be improved with no difference in the electric characteristics between each TFT.

摘要翻译： 根据制造薄膜晶体管（TFT）的方法，通过将硅或氮离子注入到多晶硅的区域中形成非晶硅，而位于栅电极的侧壁的区域选择性地使用步骤部分 栅电极。 然后，进行热处理以将非晶硅转化为多晶硅，剩余的多晶硅作为晶种。 结果，可以均匀地形成具有大晶粒尺寸的晶粒的多晶硅。 因此，可以提高TFT的电特性，并且每个TFT之间的电特性没有差异。

公开(公告)号：US5413968A

公开(公告)日：1995-05-09

申请号：US22876

申请日：1993-02-25

申请人： Yasuo Inoue ,  Kazuyuki Sugahara ,  Takashi Ipposhi ,  Yasuo Yamaguchi ,  Tadashi Nishimura

发明人： Yasuo Inoue ,  Kazuyuki Sugahara ,  Takashi Ipposhi ,  Yasuo Yamaguchi ,  Tadashi Nishimura

IPC分类号： H01L21/3205 ,  H01L21/285 ,  H01L21/768 ,  H01L23/485 ,  H01L23/52 ,  H01L23/522 ,  H01L27/11 ,  H01L21/44

CPC分类号： H01L21/28518 ,  H01L23/485 ,  H01L27/11 ,  H01L27/1112 ,  H01L2924/0002

摘要： A semiconductor device includes a conductor layer (3, 7) having a silicon crystal, an insulator layer (5, 15) formed on the surface of the conductor layer (3, 7) having a contact hole therethrough to said surface of the conductor layer (3, 7), an interconnecting portion formed at a predetermined location in the insulator layer (5, 15) and having a contact hole (6, 9) the bottom surface of which becomes the surface of the conductor layer (3, 7), a barrier layer (14) formed at the bottom of said contact hole at least on the surface of the conductor layer (3, 7) in the interconnecting portion, and a metal silicide layer (12) formed on the barrier layer (14). This semiconductor device is manufactured by depositing the insulator layer (5, 15) having the contact hole (6, 9) on the conductor layer (3, 7) having the silicon crystal, forming the barrier layer (14) and the polysilicon layer (7, 10) overlapping each other in the contact hole (6, 9) and on the insulator layer (5, 15) and then patterning these overlapping barrier layer (14) and polysilicon layer (7, 10), forming a metal layer (8, 11) thereon to be silicidized, and removing unreacted metal. The semiconductor device thus manufactured prevents a suction of silicon from the conductor layer (3, 7) to the metal silicide layer (12) and hence prevents an increase in resistance value due to a deficiency of silicon produced in the conductor layer (3, 7), thereby minimizing a series resistance of the metal silicide layer (12), a contact portion and the conductor layer (3, 7).

摘要翻译： 半导体器件包括具有硅晶体的导体层（3,7），形成在导体层（3,7）的表面上的绝缘体层（5,15），其具有穿过其的导体层的所述表面的接触孔 （3,7），形成在所述绝缘体层（5,15）中的预定位置处并具有其底表面成为所述导体层（3,7）的表面的接触孔（6,9）的互连部分， 至少在所述互连部分中的所述导体层（3,7）的表面上形成在所述接触孔的底部处的阻挡层（14）和形成在所述阻挡层（14）上的金属硅化物层（12） 。 该半导体器件通过在具有硅晶体的导体层（3,7）上沉积具有接触孔（6,9）的绝缘体层（5,15），形成阻挡层（14）和多晶硅层（ 7,10）在接触孔（6,9）和绝缘体层（5,15）上彼此重叠，然后对这些重叠的阻挡层（14）和多晶硅层（7,10）进行构图，形成金属层 8,11）在其上被硅化，并除去未反应的金属。 这样制造的半导体器件防止硅从导体层（3,7）吸收到金属硅化物层（12），从而防止由于导体层（3,7）中产生的硅的缺陷导致的电阻值增加 ），从而使金属硅化物层（12），接触部分和导体层（3,7）的串联电阻最小化。

公开(公告)号：US06249026B1

公开(公告)日：2001-06-19

申请号：US09436968

申请日：1999-11-09

申请人： Takuji Matsumoto ,  Takashi Ipposhi ,  Yasuo Yamaguchi

发明人： Takuji Matsumoto ,  Takashi Ipposhi ,  Yasuo Yamaguchi

IPC分类号： H01L2701

CPC分类号： H01L29/66772 ,  H01L21/76243 ,  H01L21/76264 ,  H01L21/76267 ,  H01L21/76283 ,  H01L29/78603 ,  H01L29/78609 ,  H01L2924/0002 ,  H01L2924/00

摘要： An SOI substrate (10) has a buried oxide film (31) formed on a silicon substrate (2) and an SOI layer (4) formed on the buried oxide film. The buried oxide film substantially uniformly contains fluorine over the whole area thereof, and is reduced in relative dielectric constant as compared with a silicon oxide film, having a relative dielectric constant of about 3.9, containing no fluorine. The fluorine concentration of the buried oxide film (31) is set to be at any level in the range of 1×1019 to 1×1022 cm−3 substantially over the whole area. Thus provided is a MOS transistor suppressing influence by a DIBL effect and preventing occurrence of current leakage on an edge portion of a channel region resulting from influence by an electric field from an adjacent semiconductor element.

摘要翻译： SOI衬底（10）具有形成在硅衬底（2）上的掩埋氧化膜（31）和形成在掩埋氧化物膜上的SOI层（4）。 掩埋氧化物膜在其整个面积上基本上均匀地含有氟，相对于不含氟的相对介电常数为约3.9的氧化硅膜，其相对介电常数降低。 掩埋氧化膜（31）的氟浓度基本上在整个面积上设定在1×10 19〜1×10 22 cm -3的范围内的任何水平。 由此提供抑制由DIBL效应引起的影响的MOS晶体管，并且防止由于相邻半导体元件的电场的影响而导致的沟道区域的边缘部分的电流泄漏。

公开(公告)号：US20060088963A1

公开(公告)日：2006-04-27

申请号：US11240508

申请日：2005-10-03

申请人： Takashi Ipposhi

发明人： Takashi Ipposhi

IPC分类号： H01L21/8234 ,  H01L21/336

CPC分类号： H01L29/0847 ,  H01L21/76281 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/6656 ,  H01L29/7833

摘要： An oxide film is formed on an SOI layer, an isolation oxide film and a gate electrode. A nitride film is formed on the oxide film. Next, anisotropic etching is performed only on the nitride film to form sidewalls on opposite side surfaces of the gate electrode. Thus, the oxide film is not etched. Next, an N-type impurity is implanted through the oxide film to form source/drain regions in an upper portion of the SOI layer. In this step, adjusting the implantation energy so that the impurity reaches the buried oxide film provides the source/drain regions in contact with the buried oxide film.

摘要翻译： 在SOI层，隔离氧化膜和栅电极上形成氧化膜。 在氧化膜上形成氮化膜。 接下来，仅在氮化膜上进行各向异性蚀刻，以在栅电极的相对侧表面上形成侧壁。 因此，氧化膜不被蚀刻。 接下来，通过氧化膜注入N型杂质，以在SOI层的上部形成源/漏区。 在该步骤中，调整注入能量使得杂质到达掩埋氧化膜，使源/漏区与掩埋氧化膜接触。

公开(公告)号：US06271065B1

公开(公告)日：2001-08-07

申请号：US09494352

申请日：2000-01-31

申请人： Shoichi Miyamoto ,  Takashi Ipposhi

发明人： Shoichi Miyamoto ,  Takashi Ipposhi

IPC分类号： H01L2100

CPC分类号： H01L29/66772 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/78636

摘要： On an insulating film a mesa-isolation silicon layer is formed, in which a channel region and source/drain regions ar included. A gate insulating film and a conducting layer as a part of a gate electrode are stacked on the mesa-isolation silicon layer. A sidewall of an insulating material is formed on side surfaces of the mesa-isolation silicon layer, gate insulating film, and conducting layer at an end portion of the channel region of the mesa-isolation silicon layer, and a gate electrode is formed on the conducting layer.

摘要翻译： 在绝缘膜上形成台状隔离硅层，其中包括沟道区和源极/漏极区。 栅极绝缘膜和作为栅电极的一部分的导电层堆叠在台面隔离硅层上。 在台面隔离硅层的沟道区的端部的台面隔离硅层，栅极绝缘膜和导电层的侧面形成绝缘材料的侧壁，在 导电层。

公开(公告)号：US5528054A

公开(公告)日：1996-06-18

申请号：US416110

申请日：1995-04-03

申请人： Takashi Ipposhi ,  Kazuyuki Sugahara

发明人： Takashi Ipposhi ,  Kazuyuki Sugahara

IPC分类号： H01L21/20 ,  H01L21/336 ,  H01L21/762 ,  H01L21/84 ,  H01L27/06 ,  H01L27/12 ,  H01L29/78 ,  H01L29/04

CPC分类号： H01L29/66772 ,  H01L21/2026 ,  H01L21/76264 ,  H01L21/84 ,  H01L27/0688 ,  H01L21/76272 ,  H01L21/76281 ,  H01L27/1203

摘要： Generation of new crystal defects in a monocrystalline semiconductor layer caused by heat treatment, oxidation treatment or polishing treatment is prevented in a method of manufacturing a semiconductor device of an SOI structure. Thus, unevenness in the properties of active devices formed on the monocrystalline semiconductor layers and their malfunctions can be restrained. A non-monocrystalline semiconductor layer formed on an insulator layer is melted to have a prescribed temperature distribution, and monocrystallized. The region of the obtained monocrystalline semiconductor layer corresponding to a high temperature portion in melting is selectively removed before the monocrystalline semiconductor layer is subjected to heat-treatment. Active devices are formed on the resultant island shaped monocrystalline semiconductor layers. The surface of the island shaped monocrystalline semiconductor layer may be polished to be planarized before the formation of the active device.

摘要翻译： 在SOI结构的半导体器件的制造方法中，防止了由热处理，氧化处理或抛光处理引起的单晶半导体层中的新的晶体缺陷的产生。 因此，可以抑制在单晶半导体层上形成的有源器件的特性及其故障的不均匀性。 形成在绝缘体层上的非单晶半导体层被熔化成具有规定的温度分布，并进行单晶化。 在对单晶半导体层进行热处理之前，选择性地去除与熔融温度高的部分相对应的所获得的单晶半导体层的区域。 在所形成的岛状单晶半导体层上形成有源器件。 在形成有源器件之前，岛状单晶半导体层的表面可以被抛光以被平坦化。