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    Memory cell having enhanced high-K dielectric
    14.
    发明授权
    Memory cell having enhanced high-K dielectric 有权
    具有增强的高K电介质的存储单元

    公开(公告)号：US07365389B1

    公开(公告)日：2008-04-29

    申请号：US11008233

    申请日：2004-12-10

    申请人： Joong Jeon ,  Wei Zheng ,  Mark Randolph ,  Meng Ding ,  Hidehiko Shiraiwa

    发明人： Joong Jeon ,  Wei Zheng ,  Mark Randolph ,  Meng Ding ,  Hidehiko Shiraiwa

    IPC分类号： H01L29/792

    CPC分类号： H01L29/513 ,  H01L29/792

    摘要： A semiconductor memory device may include an intergate dielectric layer of a high-K, high barrier height dielectric material interposed between a charge storage layer and a control gate. With this intergate high-K, high barrier height dielectric in place, the memory device may be efficiently erased using Fowler-Nordheim tunneling.

    摘要翻译： 半导体存储器件可以包括介于电荷存储层和控制栅之间的高K，高势垒高电介质材料的隔间电介质层。 利用这种隔间高K，高势垒高电介质就位，可以使用Fowler-Nordheim隧道有效地擦除存储器件。

    Self-aligned STI SONOS
    15.
    发明授权
    Self-aligned STI SONOS 有权
    自对准STI SONOS

    公开(公告)号：US07303964B2

    公开(公告)日：2007-12-04

    申请号：US11113509

    申请日：2005-04-25

    申请人： Hidehiko Shiraiwa ,  Mark Randolph ,  Yu Sun

    发明人： Hidehiko Shiraiwa ,  Mark Randolph ,  Yu Sun

    IPC分类号： H01L21/336

    CPC分类号： H01L21/76229 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11568 ,  H01L27/11573

    摘要： Methods 300 and 350 are disclosed for fabricating shallow isolation trenches and structures in multi-bit SONOS flash memory devices. One method aspect 300 comprises forming 310 a multi-layer dielectric-charge trapping-dielectric stack 420 over a substrate 408 of the wafer 402, for example, an ONO stack 420, removing 312 the multi-layer dielectric-charge trapping-dielectric stack 420 in a periphery region 406 of the wafer 402, thereby defining a multi-layer dielectric-charge trapping-dielectric stack 420 in a core region 404 of the wafer 402. The method 300 further comprises forming 314 a gate dielectric layer 426 over the periphery region 406 of the substrate 408, forming 316 a first polysilicon layer 428 over the multi-layer dielectric-charge trapping-dielectric stack 420 in the core region 402 and the gate dielectric 426 in the periphery region 406 , then concurrently forming 318 an isolation trench 438 in the substrate 408 in the core region 404 and in the periphery region 406. Thereafter, the isolation trenches are filled 326 with a dielectric material 446, and a second polysilicon layer 452 that is formed 332 over the first polysilicon layer 428 and the filled trenches 438, forming an self-aligned STI structure 446. The method 300 avoids ONO residual stringers at STI edges in the periphery region, reduces active region losses, reduces thinning of the periphery gate oxide and the ONO at the STI edge, and reduces dopant diffusion during isolation implantations due to reduced thermal process steps.

    摘要翻译： 公开了用于在多位SONOS闪存器件中制造浅隔离沟槽和结构的方法300和350。 一个方法方面300包括在晶片402的衬底408（例如，ONO堆叠420）上形成310多层介电电荷俘获 - 电介质堆叠420，去除312多层介电电荷俘获 - 电介质堆叠420 在晶片402的外围区域406中，由此在晶片402的芯区域404中限定多层介电电荷捕获 - 电介质叠层420。 方法300还包括在衬底408的外围区域406上形成314栅极电介质层426，在芯区域402中的多层介电电荷捕获 - 电介质堆叠层420上形成316第一多晶硅层428，并且栅极 在外围区域406中的电介质426，然后同时在芯区域404和周边区域406中的衬底408中形成318隔离沟槽438。 此后，绝缘沟槽用介电材料446填充326，第二多晶硅层452在第一多晶硅层428和填充沟槽438上形成332，形成自对准STI结构446。 方法300避免在外围区域的STI边缘处的ONO残余桁条，减少有源区域损耗，减少STI边缘处的外围栅极氧化物和ONO的稀化，并且由于减少的热处理步骤，在隔离注入期间减少掺杂剂扩散。

    Semiconductor memory with data retention liner
    16.
    发明授权
    Semiconductor memory with data retention liner 有权
    具有数据保留衬垫的半导体存储器

    公开(公告)号：US07297592B1

    公开(公告)日：2007-11-20

    申请号：US11195201

    申请日：2005-08-01

    申请人： Minh Van Ngo ,  Arvind Halliyal ,  Tazrien Kamal ,  Hidehiko Shiraiwa ,  Rinji Sugino ,  Dawn Hopper ,  Pei-Yuan Gao

    发明人： Minh Van Ngo ,  Arvind Halliyal ,  Tazrien Kamal ,  Hidehiko Shiraiwa ,  Rinji Sugino ,  Dawn Hopper ,  Pei-Yuan Gao

    IPC分类号： H01L21/8247

    CPC分类号： H01L21/28282 ,  H01L21/3185 ,  H01L27/11568

    摘要： A manufacturing method for a dual bit flash memory includes providing a semiconductor substrate and depositing a charge-trapping dielectric layer with the depositing performed without using ammonia at an ultra-slow deposition rate. First and second bitlines are implanted and a wordline layer is deposited. A hard mask layer is deposited over the wordline layer. A photoresist is deposited over the wordline layer and used to form a hard mask. The photoresist is removed. The wordline layer is processed using the hard mask to form a wordline and the hard mask is removed. A reduced hydrogen, high-density data retention liner to reduce charge loss, covers the wordline and the charge-trapping dielectric layer. An interlayer dielectric layer is deposited over the data retention liner.

    摘要翻译： 一种用于双位闪速存储器的制造方法包括提供半导体衬底和沉积电荷捕获电介质层，其中沉积是以超低沉积速率使用氨而不使用氨。 植入第一和第二位线，并存放字线层。 硬掩模层沉积在字线层上。 光刻胶沉积在字线层上并用于形成硬掩模。 去除光致抗蚀剂。 使用硬掩模处理字线层以形成字线，并且去除硬掩模。 减少氢，高密度数据保持衬垫以减少电荷损失，覆盖字线和电荷捕获电介质层。 层间绝缘层沉积在数据保持衬里上。

    Salicided gate for virtual ground arrays
    17.
    发明授权
    Salicided gate for virtual ground arrays 有权
    用于虚拟地面阵列的闸门

    公开(公告)号：US06730564B1

    公开(公告)日：2004-05-04

    申请号：US10217821

    申请日：2002-08-12

    申请人： Mark T. Ramsbey ,  Yu Sun ,  Chi Chang ,  Hidehiko Shiraiwa

    发明人： Mark T. Ramsbey ,  Yu Sun ,  Chi Chang ,  Hidehiko Shiraiwa

    IPC分类号： H01L218247

    CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11534 ,  Y10S438/954

    摘要： The present invention provides a process for saliciding word lines in a virtual ground array flash memory device without causing shorting between bit lines. According to one aspect of the invention, saliciding takes place prior to patterning one or more layers of a memory cell stack. The unpatterned layers protect the substrate between word lines from becoming salicided. The invention provides virtual ground array flash memory devices with doped and salicided word lines, but no shorting between bit lines, even in virtual ground arrays where there are no oxide island isolation regions between word lines. Potential advantages of such structures include reduced size, reduced number of processing steps, and reduced exposure to high temperature cycling.

    摘要翻译： 本发明提供了一种在虚拟接地阵列闪存器件中对字线进行水印处理，而不引起位线之间的短路。 根据本发明的一个方面，在对存储单元堆叠的一层或多层进行构图之前进行水化。 未图案化的层保护字线之间的基板不会变成水银。 本发明提供具有掺杂和含水字线的虚拟接地阵列闪存器件，但是即使在字线之间没有氧化物岛隔离区域的虚拟接地阵列中也不会在位线之间发生短路。 这种结构的潜在优点包括减小的尺寸，减少的加工步骤数量以及降低暴露于高温循环。

    Method of forming ONO flash memory devices using rapid thermal oxidation
    18.
    发明授权
    Method of forming ONO flash memory devices using rapid thermal oxidation 有权
    使用快速热氧化形成ONO闪存器件的方法

    公开(公告)号：US06395654B1

    公开(公告)日：2002-05-28

    申请号：US09648077

    申请日：2000-08-25

    申请人： Jean Yang ,  Yider Wu ,  Hidehiko Shiraiwa ,  Mark Ramsbey

    发明人： Jean Yang ,  Yider Wu ,  Hidehiko Shiraiwa ,  Mark Ramsbey

    IPC分类号： H01L21225

    CPC分类号： H01L29/66833 ,  H01L21/28282 ,  H01L29/792

    摘要： A gate structure for an ONO flash memory device includes a first layer of silicon oxide on top of a semiconductor substrate, a second layer of silicon oxide, a layer of silicon nitride sandwiched between the two silicon oxide layers, and a control gate on top of the second layer of silicon oxide. Nitrogen is implanted into the first layer of silicon oxide and then the semiconductor structure is heated using a rapid thermal tool to anneal out the implant damage and to diffuse the implanted nitrogen to the substrate and silicon oxide interface to cause SiN bonds to be formed at that interface. The SiN bonds are desirable because they improve the bonding strength at the interface and the nitrogen remaining in the silicon oxide layer increases the oxide bulk reliability.

    摘要翻译： 用于ONO闪速存储器件的栅极结构包括在半导体衬底的顶部上的第一氧化硅层，第二层氧化硅，夹在两个氧化硅层之间的氮化硅层和位于两个氧化硅层之上的控制栅极 第二层氧化硅。 将氮注入到第一层氧化硅中，然后使用快速热工具来加热半导体结构，以退出植入物损伤并将植入的氮扩散到衬底和氧化硅界面，以在该位置形成SiN键 接口。 SiN键是期望的，因为它们改善了界面处的结合强度，并且保留在氧化硅层中的氮增加了氧化物体的可靠性。