公开(公告)号：US07855610B2

公开(公告)日：2010-12-21

申请号：US12116527

申请日：2008-05-07

申请人： Mazhareddin Taghivand ,  Jeongsik Yang ,  Sang-Oh Lee

发明人： Mazhareddin Taghivand ,  Jeongsik Yang ,  Sang-Oh Lee

IPC分类号： H03B5/08

CPC分类号： H03L7/099 ,  H03L7/10

摘要： Techniques are disclosed for trimming a capacitance associated with a capacitor bank for use in a voltage-controlled oscillator (VCO). In an embodiment, each capacitance is sub-divided into a plurality of constituent capacitances. The constituent capacitances may be selectively enabled or disabled to trim the step sizes of the capacitor bank. Further techniques are disclosed for calibrating the trimmable capacitance to minimize step size error for the capacitor bank.

摘要翻译： 公开了用于修整与用于压控振荡器（VCO）的电容器组相关的电容的技术。 在一个实施例中，每个电容被细分成多个组成电容。 可以选择性地使能或禁用构成电容来修整电容器组的步长。 公开了用于校准可调整电容以最小化电容器组的步长误差的其它技术。

公开(公告)号：US08187952B2

公开(公告)日：2012-05-29

申请号：US12647016

申请日：2009-12-24

申请人： Uk Kim ,  Sang-Oh Lee

发明人： Uk Kim ,  Sang-Oh Lee

IPC分类号： H01L21/76

CPC分类号： H01L29/66666 ,  H01L21/26586 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L29/41741 ,  H01L29/7827 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for fabricating a semiconductor device includes etching a semiconductor substrate using a hard mask layer as a barrier to form a trench defining a plurality of active regions, forming a gap-fill layer to gap-fill a portion of the inside of the trench so that the hard mask layer becomes a protrusion, forming spacers covering both sides of the protrusion, removing one of the spacers using a doped etch barrier as an etch barrier, and etching the gap-fill layer using a remaining spacer as an etch barrier to form a side trench exposing one side of the active region.

摘要翻译： 一种用于制造半导体器件的方法包括使用硬掩模层作为屏障蚀刻半导体衬底以形成限定多个有源区的沟槽，形成间隙填充层以间隙填充沟槽内部的一部分，从而 硬掩模层变成突起，形成覆盖突起的两侧的间隔物，使用掺杂的蚀刻阻挡层去除一个间隔物作为蚀刻阻挡层，并且使用剩余的间隔物作为蚀刻阻挡层来蚀刻间隙填充层以形成 侧面沟槽暴露有源区域的一侧。

公开(公告)号：US07936220B2

公开(公告)日：2011-05-03

申请号：US12334306

申请日：2008-12-12

申请人： Xiaoyong Li ,  Sang-Oh Lee ,  Cormac S. Conroy

发明人： Xiaoyong Li ,  Sang-Oh Lee ,  Cormac S. Conroy

IPC分类号： H03F3/04

CPC分类号： H03F1/223 ,  H03F1/3205 ,  H03F3/19 ,  H03F3/211 ,  H03F2200/168 ,  H03F2200/294 ,  H03F2200/456 ,  H03F2200/492

摘要： Techniques for improving the linearity of a cascode amplifier. In an exemplary embodiment, an auxiliary common-gate amplifier is provided in parallel with the principal cascode branch. The auxiliary common-gate amplifier samples a cascoded node in the principal cascode branch. The auxiliary common-gate amplifier generates a current which, when combined with the current generated by the principal cascode branch, cancels a distortion component to generate an output current with improved linearity characteristics. In an exemplary embodiment, a phase shifting network couples the cascoded node to the auxiliary common-gate amplifier, and may include, e.g., a capacitor coupled to an inductor.

摘要翻译： 提高共源共栅放大器线性度的技术。 在示例性实施例中，与主级联共模分支并联提供辅助共栅放大器。 辅助共栅放大器在主共线分支中采样级联节点。 辅助共栅放大器产生电流，当与由主级联共模分支产生的电流组合时，消除失真分量以产生具有改善的线性特性的输出电流。 在示例性实施例中，相移网络将级联节点耦合到辅助公共门放大器，并且可以包括例如耦合到电感器的电容器。

公开(公告)号：US20130337652A1

公开(公告)日：2013-12-19

申请号：US13607898

申请日：2012-09-10

申请人： Jun-Hyeub SUN ,  Sung-Kwon Lee ,  Sang-Oh Lee

发明人： Jun-Hyeub SUN ,  Sung-Kwon Lee ,  Sang-Oh Lee

IPC分类号： H01L21/311

CPC分类号： H01L21/67063 ,  G03F1/00 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76816 ,  H01L27/10852 ,  H01L27/10855 ,  H01L27/10888 ,  H01L27/10894

摘要： A method for fabricating a semiconductor device includes forming an etching target layer over a substrate including a first region and a second region; forming a hard mask layer over the etching target layer; forming a first etch mask over the hard mask layer, wherein the first etch mask includes a plurality of line patterns and a sacrificial spacer layer formed over the line patterns; forming a second etch mask over the first etch mask, wherein the second etch mask includes a mesh type pattern and a blocking pattern covering the second region; removing the sacrificial spacer layer; forming hard mask layer patterns having a plurality of holes by etching the hard mask layer using the second etch mask and the first etch mask; and forming a plurality of hole patterns in the first region by etching the etching target layer using the hard mask layer patterns.

摘要翻译： 一种制造半导体器件的方法包括在包括第一区域和第二区域的衬底上形成蚀刻目标层; 在蚀刻目标层上形成硬掩模层; 在所述硬掩模层上形成第一蚀刻掩模，其中所述第一蚀刻掩模包括多个线图案和形成在所述线图案上的牺牲间隔层; 在所述第一蚀刻掩模上形成第二蚀刻掩模，其中所述第二蚀刻掩模包括网状图案和覆盖所述第二区域的阻挡图案; 去除牺牲间隔层; 通过使用第二蚀刻掩模和第一蚀刻掩模蚀刻硬掩模层来形成具有多个孔的硬掩模层图案; 以及通过使用所述硬掩模层图案蚀刻所述蚀刻目标层，在所述第一区域中形成多个孔图案。

公开(公告)号：US20100148873A1

公开(公告)日：2010-06-17

申请号：US12334306

申请日：2008-12-12

申请人： Xiaoyong Li ,  Sang-Oh Lee ,  Cormac S. Conroy

发明人： Xiaoyong Li ,  Sang-Oh Lee ,  Cormac S. Conroy

IPC分类号： H03F3/16

CPC分类号： H03F1/223 ,  H03F1/3205 ,  H03F3/19 ,  H03F3/211 ,  H03F2200/168 ,  H03F2200/294 ,  H03F2200/456 ,  H03F2200/492

摘要： Techniques for improving the linearity of a cascode amplifier. In an exemplary embodiment, an auxiliary common-gate amplifier is provided in parallel with the principal cascode branch. The auxiliary common-gate amplifier samples a cascoded node in the principal cascode branch. The auxiliary common-gate amplifier generates a current which, when combined with the current generated by the principal cascode branch, cancels a distortion component to generate an output current with improved linearity characteristics. In an exemplary embodiment, a phase shifting network couples the cascoded node to the auxiliary common-gate amplifier, and may include, e.g., a capacitor coupled to an inductor.

摘要翻译： 提高共源共栅放大器线性度的技术。 在示例性实施例中，与主级联共模分支并联提供辅助共栅放大器。 辅助共栅放大器在主共线分支中采样级联节点。 辅助共栅放大器产生电流，当与由主级联共模分支产生的电流组合时，消除失真分量以产生具有改善的线性特性的输出电流。 在示例性实施例中，相移网络将级联节点耦合到辅助公共门放大器，并且可以包括例如耦合到电感器的电容器。

公开(公告)号：US08841195B2

公开(公告)日：2014-09-23

申请号：US13607293

申请日：2012-09-07

申请人： Jun-Hyeub Sun ,  Sang-Oh Lee ,  Su-Young Kim

发明人： Jun-Hyeub Sun ,  Sang-Oh Lee ,  Su-Young Kim

IPC分类号： H01L21/20 ,  H01L21/02 ,  H01L21/768 ,  H01L27/108

CPC分类号： H01L27/10894 ,  H01L27/10852 ,  H01L28/92

摘要： A method for fabricating a semiconductor device includes forming a first dielectric structure over a second region of a substrate to expose a first region of the substrate, forming a barrier layer over an entire surface including the first dielectric structure, forming a second dielectric structure over the barrier layer in the first region, forming first open parts and second open parts in the first region and the second region, respectively, by etching the second dielectric structure, the barrier layer and the first dielectric structure, forming first conductive patterns filled in the first open parts and second conductive patterns filled in the second open parts, forming a protective layer to cover the second region, and removing the second dielectric structure.

摘要翻译： 一种用于制造半导体器件的方法包括在衬底的第二区域上形成第一电介质结构以暴露衬底的第一区域，在包括第一电介质结构的整个表面上形成阻挡层，在第 通过蚀刻第二介电结构，阻挡层和第一介电结构，分别在第一区域和第二区域中形成第一开口部分和第二开口部分，形成填充在第一区域中的第一导电图案 开放部分和第二导电图案填充在第二开口部分中，形成保护层以覆盖第二区域，以及去除第二介电结构。

公开(公告)号：US07563688B2

公开(公告)日：2009-07-21

申请号：US11617675

申请日：2006-12-28

申请人： Jun-Hyeub Sun ,  Sang-Oh Lee

发明人： Jun-Hyeub Sun ,  Sang-Oh Lee

IPC分类号： H01L21/00

CPC分类号： H01L28/91

摘要： A method for fabricating a capacitor in a semiconductor device includes forming a stack structure providing a plurality of open regions, the stack structure including an insulation layer and a hard mask pattern, forming a conductive layer over the stack structure and in the open regions, etching a portion of the conductive layer formed outside the open regions to form bottom electrodes in the open regions, removing the hard mask pattern, and etching upper portions of the bottom electrodes that are exposed after the hard mask pattern is removed.

摘要翻译： 一种在半导体器件中制造电容器的方法包括形成提供多个开放区域的堆叠结构，所述堆叠结构包括绝缘层和硬掩模图案，在堆叠结构之上和在开放区域中形成导电层，蚀刻 所述导电层的一部分形成在所述开放区域外部，以在所述开放区域中形成底部电极，去除所述硬掩模图案，以及蚀刻在所述硬掩模图案被去除之后露出的所述底部电极的上部。

公开(公告)号：US07557039B2

公开(公告)日：2009-07-07

申请号：US11479242

申请日：2006-06-29

申请人： Sang-Oh Lee ,  Sung-Kwon Lee

发明人： Sang-Oh Lee ,  Sung-Kwon Lee

IPC分类号： H01L21/44

CPC分类号： H01L21/76804 ,  H01L27/10888

摘要： A method for forming a contact hole of a semiconductor device includes: forming a lower pattern over a substrate; forming a spin-on-glass (SOG) layer over the lower pattern; performing a first curing process on the SOG layer; forming an opening exposing a portion of the SOG layer; performing a second curing process on the SOG layer corresponding to a lower portion of the opening; and forming a contact hole exposing the lower pattern.

摘要翻译： 用于形成半导体器件的接触孔的方法包括：在衬底上形成下部图案; 在下图案上形成旋涂玻璃（SOG）层; 在SOG层上进行第一固化过程; 形成露出SOG层的一部分的开口; 在对应于开口的下部的SOG层上进行第二固化过程; 以及形成暴露下部图案的接触孔。

公开(公告)号：US20070202657A1

公开(公告)日：2007-08-30

申请号：US11617675

申请日：2006-12-28

申请人： Jun-Hyeub Sun ,  Sang-Oh Lee

发明人： Jun-Hyeub Sun ,  Sang-Oh Lee

IPC分类号： H01L21/44

CPC分类号： H01L28/91

摘要： A method for fabricating a capacitor in a semiconductor device includes forming a stack structure providing a plurality of open regions, the stack structure including an insulation layer and a hard mask pattern, forming a conductive layer over the stack structure and in the open regions, etching a portion of the conductive layer formed outside the open regions to form bottom electrodes in the open regions, removing the hard mask pattern, and etching upper portions of the bottom electrodes that are exposed after the hard mask pattern is removed.

摘要翻译： 一种在半导体器件中制造电容器的方法包括形成提供多个开放区域的堆叠结构，所述堆叠结构包括绝缘层和硬掩模图案，在堆叠结构之上和在开放区域中形成导电层，蚀刻 所述导电层的一部分形成在所述开放区域外部，以在所述开放区域中形成底部电极，去除所述硬掩模图案，以及蚀刻在所述硬掩模图案被去除之后露出的所述底部电极的上部。

公开(公告)号：US06844836B1

公开(公告)日：2005-01-18

申请号：US10638529

申请日：2003-08-12

申请人： Sang-Oh Lee

发明人： Sang-Oh Lee

IPC分类号： H03L7/16 ,  H03L7/197 ,  H03M7/32 ,  H03M3/00 ,  H03B21/00 ,  H03K21/00 ,  H03K23/00

CPC分类号： H03M7/3011 ,  H03L7/1978 ,  H03M7/3028 ,  H03M7/304

摘要： A fractional-N frequency synthesizer includes a voltage-controlled oscillator, a dual-modulus divider which divides an output frequency of the voltage-controlled oscillator according to a fractional control input, and a phase comparator which compares a phase of an output of the dual-modulus divider with a phase of a reference frequency, where an output of the phase comparator controls an input of the voltage-controlled oscillator. The synthesizer further includes a sigma-delta modulator which has a single-bit output, and a bit converter which converts the single-bit output of the sigma-delta modulator to the fractional control input applied to the dual-modulus divider.

摘要翻译： 分数N频率合成器包括压控振荡器，根据分数控制输入分压电压控制振荡器的输出频率的双模除法器，以及相位比较器，其比较双输出的输出相位 - 模数分频器，其具有参考频率的相位，其中相位比较器的输出控制压控振荡器的输入。 合成器还包括具有单位输出的Σ-Δ调制器和将Σ-Δ调制器的单位输出转换为施加到双模分频器的分数控制输入的位转换器。