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    Memory driver circuits with embedded level shifters
    21.
    发明申请
    Memory driver circuits with embedded level shifters 审中-公开
    具有嵌入式电平转换器的存储器驱动器电路

    公开(公告)号：US20080080266A1

    公开(公告)日：2008-04-03

    申请号：US11527782

    申请日：2006-09-27

    申请人： Muhammad M. Khellah ,  Dinesh Somasekhar ,  Yibin Ye ,  Nam Sung Kim ,  Vivek K. De

    发明人： Muhammad M. Khellah ,  Dinesh Somasekhar ,  Yibin Ye ,  Nam Sung Kim ,  Vivek K. De

    IPC分类号： G11C7/00 ,  G11C5/14

    CPC分类号： G11C8/08

    摘要： A memory line driver system may include a first input line to receive a clock-gated signal associated with a first supply power level, a second input line to receive an information signal associated with a second supply power level, and an output to drive a memory cell line according to the first supply power level based on the clock-gated signal and the information signal.

    摘要翻译： 存储器线路驱动器系统可以包括用于接收与第一电源功率电平相关联的时钟门控信号的第一输入线，用于接收与第二电源电平相关联的信息信号的第二输入线以及驱动存储器的输出 基于时钟门控信号和信息信号，根据第一供电功率电平进行单元线路的连接。

    Memory cell having p-type pass device
    22.
    发明授权
    Memory cell having p-type pass device 有权
    具有p型通过装置的存储单元

    公开(公告)号：US07230842B2

    公开(公告)日：2007-06-12

    申请号：US11225912

    申请日：2005-09-13

    申请人： Muhammad M. Khellah ,  Dinesh Somasekhar ,  Nam Sung Kim ,  Yibin Ye ,  Vivek K. De ,  Kevin Zhang ,  Bo Zheng

    发明人： Muhammad M. Khellah ,  Dinesh Somasekhar ,  Nam Sung Kim ,  Yibin Ye ,  Vivek K. De ,  Kevin Zhang ,  Bo Zheng

    IPC分类号： G11C11/00

    CPC分类号： G11C11/412 ,  Y10S257/903

    摘要： For one disclosed embodiment, an apparatus comprises a first p-type device coupled between a cell voltage node and a storage node, an n-type device coupled between the storage node and a reference voltage node, and a second p-type device to couple the storage node to a bit line in response to a signal on a select line. At least one side of diffusion regions in a substrate to form both the first p-type device and the second p-type device are substantially aligned. Other embodiments are also disclosed.

    摘要翻译： 对于一个公开的实施例，一种装置包括耦合在单元电压节点和存储节点之间的第一p型装置，耦合在存储节点和参考电压节点之间的n型装置和耦合在第二p型装置之间 存储节点响应于选择线上的信号到位线。 衬底中的形成第一p型器件和第二p型器件的扩散区域的至少一侧基本对齐。 还公开了其他实施例。

    Energy efficient processor having heterogeneous cache
    24.
    发明授权
    Energy efficient processor having heterogeneous cache 有权
    具有异构缓存的节能处理器

    公开(公告)号：US08687453B2

    公开(公告)日：2014-04-01

    申请号：US13271771

    申请日：2011-10-12

    申请人： Nam Sung Kim ,  Stark C. Draper

    发明人： Nam Sung Kim ,  Stark C. Draper

    IPC分类号： G11C5/14

    CPC分类号： G06F12/0864 ,  G06F11/1064 ,  G06F2212/1028 ,  Y02D10/13

    摘要： A heterogeneous cache structure provides several memory cells into different ways each associated with different minimum voltages below which the memory cells produce substantial state errors. Reduced voltage operation of the cache may be accompanied by deactivating different ways according to the voltage reduction. The differentiation between the memory cells in the ways may be implemented by devoting different amounts of integrated circuit area to each memory cell either by changing the size of the transistors comprising the memory cell or devoting additional transistors to each memory cell in the form of shared error correcting codes or backup memory cells.

    摘要翻译： 异构缓存结构提供多个不同方式的多个存储器单元，每个存储单元与不同的最小电压相关联，低于该最小电压时，存储器单元 缓存的降压操作可伴随着根据电压降低而不同的方式停用。 存储器单元之间的区别可以通过将不同量的集成电路区域投入到每个存储器单元来实现，方法是通过改变包括存储器单元的晶体管的尺寸或者以共享误差的形式将额外的晶体管用于每个存储器单元 更正代码或备份存储单元。

    Leakage Power Management Using Programmable Power Gating Transistors and On-Chip Aging and Temperature Tracking Circuit
    25.
    发明申请
    Leakage Power Management Using Programmable Power Gating Transistors and On-Chip Aging and Temperature Tracking Circuit 有权
    使用可编程电源门控晶体管和片上老化和温度跟踪电路进行泄漏电源管理

    公开(公告)号：US20120242392A1

    公开(公告)日：2012-09-27

    申请号：US13053374

    申请日：2011-03-22

    申请人： Nam Sung Kim

    发明人： Nam Sung Kim

    IPC分类号： H03K17/14 ,  H03K17/56

    CPC分类号： H03K19/0016

    摘要： The number of power-gating transistors on an integrated circuit used for power reduction in a sleep mode is controlled during a wake state to adjust the current flow and hence voltage drop across the power-gating transistors as a function of aging of these transistors and/or a function of temperature of the integrated circuit. In this way, the supply voltage to the integrated circuit may be better tailored to minimize current leakage when the integrated circuit is young or operating at low temperatures.

    摘要翻译： 在休眠模式下用于功率降低的集成电路上的功率门控晶体管的数量在唤醒状态期间被控制，以调节电流流动，并因此调节功率门控晶体管上的电压降，这是这些晶体管的老化和/ 或集成电路的温度的函数。 以这种方式，集成电路的电源电压可以被更好地定制，以在集成电路较小或在低温下工作时最小化电流泄漏。

    Sense amplifier method and arrangement
    28.
    发明授权
    Sense amplifier method and arrangement 有权
    感应放大器的方法和布置

    公开(公告)号：US07532528B2

    公开(公告)日：2009-05-12

    申请号：US11772151

    申请日：2007-06-30

    申请人： Dinesh Somasekhar ,  Muhammad M Khellah ,  Yibin Ye ,  Nam Sung Kim ,  Vivek K De

    发明人： Dinesh Somasekhar ,  Muhammad M Khellah ,  Yibin Ye ,  Nam Sung Kim ,  Vivek K De

    IPC分类号： G11C7/00

    CPC分类号： G11C11/4091 ,  G11C7/08 ,  G11C29/02 ,  G11C29/026 ,  G11C29/028 ,  G11C2207/005

    摘要： A memory system having a selectable configuration for sense amplifiers is included. The memory system can include bit cells and a switch module coupled to the bit cell and to a first portion of a sense amplifier. The switch module can connect, disconnect or cross couple the bit cell to the sense amplifier based on a test for the input offset voltage of first portion of the sense amplifier. A similar configuration can be implemented by a second portion of the sense amplifier. The system can also include a programmer module to configure a setting of the switch module and can include a column select module to couple the bit cells to the sense amplifiers based on what column of bit cell is to be read. Other embodiments are also disclosed.

    摘要翻译： 包括具有用于读出放大器的可选配置的存储器系统。 存储器系统可以包括位单元和耦合到位单元和读出放大器的第一部分的开关模块。 开关模块可以基于对读出放大器的第一部分的输入偏移电压的测试来连接，断开或将该位单元交叉耦合到读出放大器。 类似的配置可以由读出放大器的第二部分来实现。 该系统还可以包括用于配置开关模块的设置的编程器模块，并且可以包括列选择模块，以便基于要读取的位单元的列来将位单元耦合到读出放大器。 还公开了其他实施例。

    ANALOG PHASE CONTROL CIRCUIT AND METHOD
    29.
    发明申请
    ANALOG PHASE CONTROL CIRCUIT AND METHOD 有权
    模拟相位控制电路和方法

    公开(公告)号：US20080136507A1

    公开(公告)日：2008-06-12

    申请号：US11609823

    申请日：2006-12-12

    申请人： Nam Sung Kim ,  Vivek De

    发明人： Nam Sung Kim ,  Vivek De

    IPC分类号： G05F1/10

    CPC分类号： H03K19/0016

    摘要： In some embodiments, an array of sleep transistors is provided, wherein a combination of said transistors may be enabled during an active mode to reduce leakage depending on the leakage characteristics of a chip or associated chip.

    摘要翻译： 在一些实施例中，提供了一种睡眠晶体管阵列，其中可以在有源模式期间启用所述晶体管的组合以根据芯片或相关芯片的泄漏特性来减少泄漏。