公开(公告)号：US20080218936A1

公开(公告)日：2008-09-11

申请号：US12153306

申请日：2008-05-16

申请人： Seok-Jun Won ,  Yong-Kuk Jeong

发明人： Seok-Jun Won ,  Yong-Kuk Jeong

IPC分类号： H01G4/005

CPC分类号： H01L28/60

摘要： Analog capacitors, and methods of fabricating the same, include a lower electrode having a lower conductive layer, a capacitor dielectric layer on the lower conductive layer, and an upper electrode on the capacitor dielectric layer to be opposite to the lower electrode, wherein the upper electrode includes at least an upper conductive layer in contact with the capacitor dielectric layer, wherein the upper conductive layer has a resistivity higher than that of the lower conductive layer.

摘要翻译： 模拟电容器及其制造方法包括具有下导电层的下电极，下导电层上的电容器电介质层和电容器电介质层上的与下电极相对的上电极，其中上电极 电极包括至少与电容器介电层接触的上导电层，其中上导电层的电阻率高于下导电层的电阻率。

公开(公告)号：US07294546B2

公开(公告)日：2007-11-13

申请号：US11519615

申请日：2006-09-12

申请人： Hong-Ki Kim ,  Ho-Kyu Kang ,  Moon-Han Park ,  Myong-Geun Yoon ,  Seok-Jun Won ,  Yong-Kuk Jeong ,  Kyung-Hun Kim

发明人： Hong-Ki Kim ,  Ho-Kyu Kang ,  Moon-Han Park ,  Myong-Geun Yoon ,  Seok-Jun Won ,  Yong-Kuk Jeong ,  Kyung-Hun Kim

IPC分类号： H01L21/8242

CPC分类号： H01L27/10852 ,  H01L27/10811 ,  H01L27/10888 ,  H01L27/10894 ,  H01L27/10897 ,  H01L28/55 ,  H01L28/60 ,  H01L28/75

摘要： A capacitor includes an upper electrode formed by physical vapor deposition and chemical vapor deposition. The upper electrode of the capacitor may include a first upper electrode formed by chemical vapor deposition and a second upper electrode formed by physical vapor deposition. Alternatively, the upper electrode may include a first upper electrode formed by physical vapor deposition and a second upper electrode formed by chemical vapor deposition. The upper electrode of the capacitor is formed through two steps using chemical vapor deposition and physical vapor deposition. Therefore, the upper electrode can be thick and rapidly formed, whereby electrical characteristics of the upper electrode are not deteriorated.

摘要翻译： 电容器包括通过物理气相沉积和化学气相沉积形成的上电极。 电容器的上电极可以包括通过化学气相沉积形成的第一上电极和通过物理气相沉积形成的第二上电极。 或者，上电极可以包括通过物理气相沉积形成的第一上电极和通过化学气相沉积形成的第二上电极。 电容器的上电极通过使用化学气相沉积和物理气相沉积的两个步骤形成。 因此，可以使上部电极厚而快速地形成，从而不会劣化上部电极的电特性。

公开(公告)号：US07863201B2

公开(公告)日：2011-01-04

申请号：US12402816

申请日：2009-03-12

申请人： Yong-Kuk Jeong ,  Bong-Seok Suh ,  Dong-Hee Yu ,  Oh-Jung Kwon ,  Seong-Dong Kim ,  O Sung Kwon

发明人： Yong-Kuk Jeong ,  Bong-Seok Suh ,  Dong-Hee Yu ,  Oh-Jung Kwon ,  Seong-Dong Kim ,  O Sung Kwon

IPC分类号： H01L21/31 ,  H01L21/469 ,  H01L21/00

CPC分类号： H01L29/7843 ,  H01L21/268 ,  H01L21/3105 ,  H01L29/6659 ,  H01L29/7833

摘要： Methods of forming integrated circuit devices according to embodiments of the present invention include forming a PMOS transistor having P-type source and drain regions, in a semiconductor substrate, and then forming a diffusion barrier layer on the source and drain regions. A silicon nitride layer is deposited on at least portions of the diffusion barrier layer that extend opposite the source and drain regions. Hydrogen is removed from the deposited silicon nitride layer by exposing the silicon nitride layer to ultraviolet (UV) radiation. This removal of hydrogen may operate to increase a tensile stress in a channel region of the field effect transistor. This UV radiation step may be followed by patterning the first and second silicon nitride layers to expose the source and drain regions and then forming silicide contact layers directly on the exposed source and drain regions.

摘要翻译： 根据本发明的实施例的形成集成电路器件的方法包括在半导体衬底中形成具有P型源极和漏极区域的PMOS晶体管，然后在源极和漏极区域上形成扩散阻挡层。 在扩散阻挡层的与源区和漏区相对延伸的至少一部分上沉积氮化硅层。 通过将氮化硅层暴露于紫外线（UV）辐射，从沉积的氮化硅层去除氢。 这种氢的去除可以用于增加场效应晶体管的沟道区域中的拉伸应力。 该UV辐射步骤之后可以对第一和第二氮化硅层进行构图以暴露出源区和漏区，然后直接在暴露的源极和漏极区上形成硅化物接触层。

公开(公告)号：US20070158704A1

公开(公告)日：2007-07-12

申请号：US11525024

申请日：2006-09-22

申请人： Ki-Chul Kim ,  Dong-Suk Shin ,  Yong-Kuk Jeong

发明人： Ki-Chul Kim ,  Dong-Suk Shin ,  Yong-Kuk Jeong

IPC分类号： H01L29/76 ,  H01L21/31

CPC分类号： H01L21/823807 ,  H01L21/823864

摘要： A semiconductor device having an etch stop layer and a method of fabricating the same are provided. The semiconductor device may include a substrate and a first gate electrode formed on the substrate. An auxiliary spacer may be formed on the sidewall of the first gate electrode. An etch stop layer may be formed on the substrate having the auxiliary spacer. The etch stop layer and the auxiliary spacer may be formed of a material having a same stress property.

摘要翻译： 提供了具有蚀刻停止层的半导体器件及其制造方法。 半导体器件可以包括形成在衬底上的衬底和第一栅电极。 可以在第一栅电极的侧壁上形成辅助间隔物。 可以在具有辅助间隔物的衬底上形成蚀刻停止层。 蚀刻停止层和辅助间隔物可以由具有相同应力特性的材料形成。

公开(公告)号：US20070059898A1

公开(公告)日：2007-03-15

申请号：US11393546

申请日：2006-03-30

申请人： Dong-Suk Shin ,  Seung-Jin Lee ,  Yong-Kuk Jeong ,  Ki-Kwan Park

发明人： Dong-Suk Shin ,  Seung-Jin Lee ,  Yong-Kuk Jeong ,  Ki-Kwan Park

IPC分类号： H01L21/76

CPC分类号： H01L21/76229 ,  H01L21/76232

摘要： Trench isolation methods include forming a first trench and a second trench, having a larger width than the first trench, in a semiconductor substrate. A lower isolation layer is formed having a first thickness on an upper sidewall of the first trench and a second thickness on an upper sidewall of the second trench using a first high density plasma deposition process, the second thickness being greater than the first thickness. An upper isolation layer is formed on the semiconductor substrate including the lower isolation layer using a second high density plasma deposition process, different from the first high density plasma deposition process. The first and second high density plasma deposition processes may be chemical vapor deposition processes. Semiconductor devices including a trench isolation structure are also provided.

摘要翻译： 沟槽隔离方法包括在半导体衬底中形成具有比第一沟槽更大的宽度的第一沟槽和第二沟槽。 使用第一高密度等离子体沉积工艺在第一沟槽的上侧壁上形成具有第一厚度的第一厚度和在第二沟槽的上侧壁上的第二厚度的下隔离层，第二厚度大于第一厚度。 使用不同于第一高密度等离子体沉积工艺的第二高密度等离子体沉积工艺在包括下隔离层的半导体衬底上形成上隔离层。 第一和第二高密度等离子体沉积工艺可以是化学气相沉积工艺。 还提供了包括沟槽隔离结构的半导体器件。

公开(公告)号：US07808043B2

公开(公告)日：2010-10-05

申请号：US11525024

申请日：2006-09-22

申请人： Ki-Chul Kim ,  Dong-Suk Shin ,  Yong-Kuk Jeong

发明人： Ki-Chul Kim ,  Dong-Suk Shin ,  Yong-Kuk Jeong

IPC分类号： H01L29/74 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119 ,  H01L21/8238 ,  H01L21/4763

CPC分类号： H01L21/823807 ,  H01L21/823864

摘要： A semiconductor device having an etch stop layer and a method of fabricating the same are provided. The semiconductor device may include a substrate and a first gate electrode formed on the substrate. An auxiliary spacer may be formed on the sidewall of the first gate electrode. An etch stop layer may be formed on the substrate having the auxiliary spacer. The etch stop layer and the auxiliary spacer may be formed of a material having a same stress property.

摘要翻译： 提供了具有蚀刻停止层的半导体器件及其制造方法。 半导体器件可以包括形成在衬底上的衬底和第一栅电极。 可以在第一栅电极的侧壁上形成辅助间隔物。 可以在具有辅助间隔物的衬底上形成蚀刻停止层。 蚀刻停止层和辅助间隔物可以由具有相同应力特性的材料形成。

公开(公告)号：US08951853B1

公开(公告)日：2015-02-10

申请号：US12659474

申请日：2010-03-10

申请人： Pan-Kwi Park ,  Dong-Suk Shin ,  Yong-Kuk Jeong ,  Dong-Hyun Roh ,  Ha-Jin Lim

发明人： Pan-Kwi Park ,  Dong-Suk Shin ,  Yong-Kuk Jeong ,  Dong-Hyun Roh ,  Ha-Jin Lim

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7843 ,  H01L29/7847

摘要： A method of forming a semiconductor device includes forming a gate electrode and source/drain regions in a semiconductor substrate, forming a first capping nitride layer covering the gate electrode and the source/drain regions, the first capping nitride layer including a Si—H rich SiN layer, annealing the semiconductor substrate having the first capping nitride layer, and removing the first capping nitride layer.

摘要翻译： 形成半导体器件的方法包括在半导体衬底中形成栅电极和源/漏区，形成覆盖栅电极和源/漏区的第一覆盖氮化物层，第一覆盖氮化物层包括富Si-H SiN层，退火具有第一覆盖氮化物层的半导体衬底，以及去除第一覆盖氮化物层。

公开(公告)号：US08361852B2

公开(公告)日：2013-01-29

申请号：US12980519

申请日：2010-12-29

申请人： Yong-Kuk Jeong

发明人： Yong-Kuk Jeong

IPC分类号： H01L21/336 ,  H01L21/8234

CPC分类号： H01L21/823807 ,  H01L21/28255 ,  H01L29/1054 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66651

摘要： A transistor includes a silicon germanium channel layer formed on a portion of a single crystalline silicon substrate. The silicon germanium channel layer includes a Si—H bond and/or a Ge—H bond at an inner portion or an upper surface portion thereof. A PMOS transistor is provided on the silicon germanium channel layer. A silicon nitride layer is provided on surface portions of the single crystalline silicon substrate, the silicon germanium channel layer and the PMOS transistor for applying a tensile stress. The MOS transistor shows good operating characteristics.

摘要翻译： 晶体管包括形成在单晶硅衬底的一部分上的硅锗沟道层。 硅锗沟道层在其内部或上表面部分包括Si-H键和/或Ge-H键。 PMOS晶体管设置在硅锗沟道层上。 在单晶硅衬底，硅锗沟道层和用于施加拉应力的PMOS晶体管的表面部分上提供氮化硅层。 MOS晶体管表现出良好的工作特性。

公开(公告)号：US20110207273A1

公开(公告)日：2011-08-25

申请号：US12980519

申请日：2010-12-29

申请人： Yong-Kuk Jeong

发明人： Yong-Kuk Jeong

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/28255 ,  H01L29/1054 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66651

摘要： A transistor includes a silicon germanium channel layer formed on a portion of a single crystalline silicon substrate. The silicon germanium channel layer includes a Si—H bond and/or a Ge—H bond at an inner portion or an upper surface portion thereof. A PMOS transistor is provided on the silicon germanium channel layer. A silicon nitride layer is provided on surface portions of the single crystalline silicon substrate, the silicon germanium channel layer and the PMOS transistor for applying a tensile stress. The MOS transistor shows good operating characteristics.

摘要翻译： 晶体管包括形成在单晶硅衬底的一部分上的硅锗沟道层。 硅锗沟道层在其内部或上表面部分包括Si-H键和/或Ge-H键。 PMOS晶体管设置在硅锗沟道层上。 在单晶硅衬底，硅锗沟道层和用于施加拉应力的PMOS晶体管的表面部分上提供氮化硅层。 MOS晶体管表现出良好的工作特性。

公开(公告)号：US08790972B2

公开(公告)日：2014-07-29

申请号：US12859644

申请日：2010-08-19

申请人： Yong-Kuk Jeong ,  Laegu Kang ,  Kim Nam Sung ,  Dae-won Yang

发明人： Yong-Kuk Jeong ,  Laegu Kang ,  Kim Nam Sung ,  Dae-won Yang

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/66 ,  H01L21/8238 ,  H01L29/04 ,  H01L29/10 ,  H01L21/28

CPC分类号： H01L21/823807 ,  H01L21/28255 ,  H01L29/045 ,  H01L29/1054 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7833 ,  H01L29/7843

摘要： Methods of forming integrated circuit devices include forming a PMOS transistor having a SiGe channel region therein and then exposing at least a portion of the PMOS transistor to a hydrogen plasma. A tensile stress layer may be formed on the PMOS transistor. The exposing step may include exposing source and drain regions of the PMOS transistor to the hydrogen plasma.

摘要翻译： 形成集成电路器件的方法包括形成其中具有SiGe沟道区的PMOS晶体管，然后将至少一部分PMOS晶体管暴露于氢等离子体。 可以在PMOS晶体管上形成拉伸应力层。 曝光步骤可以包括将PMOS晶体管的源极和漏极区域暴露于氢等离子体。