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    ANTIFUSE STRUCTURE FOR IN LINE CIRCUIT MODIFICATION
    32.
    发明申请
    ANTIFUSE STRUCTURE FOR IN LINE CIRCUIT MODIFICATION 有权
    线路电路修改的抗结构

    公开(公告)号：US20120126366A1

    公开(公告)日：2012-05-24

    申请号：US13360270

    申请日：2012-01-27

    申请人： Terence L. Kane ,  Michael P. Tenney ,  Yun-Yu Wang ,  Keith Kwong Hon Wong

    发明人： Terence L. Kane ,  Michael P. Tenney ,  Yun-Yu Wang ,  Keith Kwong Hon Wong

    IPC分类号： H01L23/525

    CPC分类号： H01L23/5252 ,  H01L21/76823 ,  H01L21/76843 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An antifuse structure and methods of forming contacts within the antifuse structure. The antifuse structure includes a substrate having an overlying metal layer, a dielectric layer formed on an upper surface of the metal layer, and a contact formed of contact material within a contact via etched through the dielectric layer into the metal layer. The contact via includes a metal material at a bottom surface of the contact via and an untreated or partially treated metal precursor on top of the metal material.

    摘要翻译： 反熔丝结构和在反熔丝结构内形成接触的方法。 反熔丝结构包括具有上覆金属层的基板，形成在金属层的上表面上的电介质层，以及由通过电介质层蚀刻到金属层中的接触孔内的接触材料形成的接触。 接触通孔在接触通孔的底表面处包括金属材料，并且在金属材料的顶部上包​​括未处理或部分处理的金属前体。

    Detecting asymmetrical transistor leakage defects
    33.
    发明授权
    Detecting asymmetrical transistor leakage defects 有权
    检测不对称晶体管漏电缺陷

    公开(公告)号：US08294485B2

    公开(公告)日：2012-10-23

    申请号：US12699211

    申请日：2010-02-03

    申请人： Xu Ouyang ,  Yun-Yu Wang ,  Yunsheng Song

    发明人： Xu Ouyang ,  Yun-Yu Wang ,  Yunsheng Song

    IPC分类号： G01R31/02 ,  G01R31/08

    CPC分类号： H01L27/1104 ,  G11C11/41 ,  G11C29/50 ,  G11C2029/5006 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

    摘要： A method of detecting low-probability defects in large transistor arrays (such as large arrays of SRAM cells), where the defects manifest themselves as asymmetrical leakage in a transistor (such as a pulldown nFET in an SRAM cell). These defects are detected by creating one or more test arrays, identical in all regards to the large transistor arrays up until the contact and metallization layers. Leakage is measured by applying an appropriate off-state voltage (e.g., 0V) by a common connection to all of the gates of the transistors in the test array, then measuring the aggregate drain/source leakage current, both forward and reverse (e.g., first grounded source and positively biased drain, then grounded drain and positively biased source) comparing the difference between the two leakage current measurements.

    摘要翻译： 检测大晶体管阵列（例如大量SRAM单元阵列）中的低概率缺陷的方法，其中缺陷在晶体管（例如，SRAM单元中的下拉nFET）中表现为非对称泄漏。 通过创建一个或多个测试阵列来检测这些缺陷，所有这些测试阵列在大量晶体管阵列上相同，直到接触和金属化层。 通过与测试阵列中的晶体管的所有栅极的公共连接施加适当的截止状态电压（例如，0V）来测量泄漏，然后测量正向和反向的汇总漏极/漏极电流（例如， 第一接地源和正偏置漏极，然后接地漏极和正偏置源）比较两个漏电流测量值之间的差异。

    Metal cap for interconnect structures
    34.
    发明授权
    Metal cap for interconnect structures 有权
    用于互连结构的金属盖

    公开(公告)号：US07790599B2

    公开(公告)日：2010-09-07

    申请号：US11734958

    申请日：2007-04-13

    申请人： Chih-Chao Yang ,  Ping-Chuan Wang ,  Yun-Yu Wang

    发明人： Chih-Chao Yang ,  Ping-Chuan Wang ,  Yun-Yu Wang

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/76814 ,  H01L21/76805 ,  H01L21/76843 ,  H01L21/76849

    摘要： A structure and method of forming an improved metal cap for interconnect structures is described. The method includes forming an interconnect feature in an upper portion of a first insulating layer; deposing a dielectric capping layer over the interconnect feature and the first insulating layer; depositing a second insulating layer over the dielectric capping layer; etching a portion of the second insulating layer to form a via opening, wherein the via opening exposes a portion of the interconnect feature; bombarding the portion of the interconnect feature for defining a gauging feature in a portion of the interconnect feature; etching the via gauging feature for forming an undercut area adjacent to the interconnect feature and the dielectric capping layer; depositing a noble metal layer, the noble metal layer filling the undercut area of the via gauging feature to form a metal cap; and depositing a metal layer over the metal cap.

    摘要翻译： 描述了形成用于互连结构的改进的金属帽的结构和方法。 该方法包括在第一绝缘层的上部形成互连特征; 在所述互连特征和所述第一绝缘层上方覆盖介电覆盖层; 在所述电介质覆盖层上沉积第二绝缘层; 蚀刻所述第二绝缘层的一部分以形成通孔开口，其中所述通孔开口暴露所述互连特征的一部分; 轰击互连特征的部分以在互连特征的一部分中定义测量特征; 蚀刻通孔测量特征，用于形成邻近互连特征和电介质覆盖层的底切区域; 沉积贵金属层，所述贵金属层填充通孔测量特征的底切区域以形成金属盖; 以及在所述金属盖上沉积金属层。

    Interconnect structure having enhanced electromigration reliability and a method of fabricating same
    35.
    发明授权
    Interconnect structure having enhanced electromigration reliability and a method of fabricating same 有权
    具有增强的电迁移可靠性的互连结构及其制造方法

    公开(公告)号：US07569475B2

    公开(公告)日：2009-08-04

    申请号：US11560044

    申请日：2006-11-15

    申请人： Chih-Chao Yang ,  Ping-Chuan Wang ,  Yun-Yu Wang

    发明人： Chih-Chao Yang ,  Ping-Chuan Wang ,  Yun-Yu Wang

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/76847 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An interconnect structure having improved electromigration (EM) reliability is provided. The inventive interconnect structure avoids a circuit dead opening that is caused by EM failure by incorporating a EM preventing liner at least partially within a metal interconnect. In one embodiment, a “U-shaped” EM preventing liner is provided that abuts a diffusion barrier that separates conductive material from the dielectric material. In another embodiment, a space is located between the “U-shaped” EM preventing liner and the diffusion barrier. In yet another embodiment, a horizontal EM liner that abuts the diffusion barrier is provided. In yet a further embodiment, a space exists between the horizontal EM liner and the diffusion barrier.

    摘要翻译： 提供了具有改进的电迁移（EM）可靠性的互连结构。 本发明的互连结构避免了通过将至少部分地在金属互连内部结合EM防止衬垫而由EM故障引起的电路死路。 在一个实施例中，提供了一种“U形”防EM衬垫，其与导电材料与电介质材料分离的扩散屏障相邻。 在另一个实施例中，空间位于“U形”EM防护衬垫和扩散阻挡层之间。 在另一个实施例中，提供了一个与扩散阻挡件相邻的水平EM衬垫。 在又一个实施例中，在水平EM衬垫和扩散阻挡层之间存在一个空间。

    Methods for forming CMOS devices with intrinsically stressed metal silicide layers
    37.
    发明授权
    Methods for forming CMOS devices with intrinsically stressed metal silicide layers 失效
    用固定应力金属硅化物层形成CMOS器件的方法

    公开(公告)号：US07504336B2

    公开(公告)日：2009-03-17

    申请号：US11419300

    申请日：2006-05-19

    申请人： Robert J. Purtell ,  Henry K. Utomo ,  Yun-Yu Wang ,  Haining S. Yang

    发明人： Robert J. Purtell ,  Henry K. Utomo ,  Yun-Yu Wang ,  Haining S. Yang

    IPC分类号： H01L21/44

    CPC分类号： H01L21/324 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823835 ,  H01L29/517 ,  H01L29/665 ,  H01L29/7845

    摘要： The present invention provides a method of fabricating semiconductor device comprising at least one field effect transistor (FET) having source and drain (S/D) metal silicide layers with intrinsic tensile or compressive stress. First, a metal layer containing a silicide metal M is formed over S/D regions of a FET, followed by a first annealing step to form S/D metal silicide layers that comprise a metal silicide of a first phase (MSix). A silicon nitride layer is then formed over the FET, followed by a second annealing step. During the second annealing step, the metal silicide is converted from the first phase (MSix) into a second phase (MSiy) with x

    摘要翻译： 本发明提供一种制造半导体器件的方法，该方法包括至少一个场效应晶体管（FET），其具有具有固有拉伸或压缩应力的源和漏（S / D）金属硅化物层。 首先，在FET的S / D区域上形成含有硅化物金属M的金属层，接着进行第一退火工序，形成包含第一相金属硅化物（MSix）的S / D金属硅化物层。 然后在FET上形成氮化硅层，接着进行第二退火步骤。 在第二退火步骤期间，金属硅化物从第一相（MSix）转换成具有x

    Copper contact via structure using hybrid barrier layer
    38.
    发明授权
    Copper contact via structure using hybrid barrier layer 有权
    铜接触通孔结构使用混合阻挡层

    公开(公告)号：US07498256B2

    公开(公告)日：2009-03-03

    申请号：US11465865

    申请日：2006-08-21

    申请人： Randolph F. Knarr ,  Christopher D. Sheraw ,  Andrew H. Simon ,  Anna Topol ,  Yun-Yu Wang ,  Keith Kwong Hon Wong

    发明人： Randolph F. Knarr ,  Christopher D. Sheraw ,  Andrew H. Simon ,  Anna Topol ,  Yun-Yu Wang ,  Keith Kwong Hon Wong

    IPC分类号： H01L21/00

    CPC分类号： H01L23/485 ,  H01L2924/0002 ,  H01L2924/00

    摘要： Contact via structures using a hybrid barrier layer, are disclosed. One contact via structure includes: an opening through a dielectric to a silicide region; a first layer in the opening in direct contact with the silicide region, wherein the first layer is selected from the group consisting of: titanium (Ti) and tungsten nitride (WN); at least one second layer over the first layer, the at least one second layer selected from the group consisting of: tantalum nitride (TaN), titanium nitride (TiN), tantalum (Ta), ruthenium (Ru), rhodium (Rh), platinum (Pt) and cobalt (Co); a seed layer for copper (Cu); and copper (Cu) filling a remaining portion of the opening.

    摘要翻译： 公开了通过使用混合阻挡层的结构的接触。 一个接触通孔结构包括：通过电介质到硅化物区的开口; 与所述硅化物区直接接触的所述开口中的第一层，其中所述第一层选自：钛（Ti）和氮化钨（WN）; 在第一层上的至少一个第二层，选自氮化钽（TaN），氮化钛（TiN），钽（Ta），钌（Ru），铑（Rh），铑 铂（Pt）和钴（Co）; 铜（Cu）种子层; 和填充开口的剩余部分的铜（Cu）。