公开(公告)号：US06555436B2

公开(公告)日：2003-04-29

申请号：US10223195

申请日：2002-08-19

申请人： Mark T. Ramsbey ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Michael A. Van Buskirk ,  David M. Rogers ,  Ravi Sunkavalli ,  Janet Wang ,  Narbeh Derhacobian ,  Yider Wu

发明人： Mark T. Ramsbey ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Michael A. Van Buskirk ,  David M. Rogers ,  Ravi Sunkavalli ,  Janet Wang ,  Narbeh Derhacobian ,  Yider Wu

IPC分类号： H01L21336

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11573 ,  Y10S438/954 ,  Y10S438/981

摘要： One aspect of the present invention relates to a method of forming a non-volatile semiconductor memory device, involving the sequential or non-sequential steps of forming a charge trapping dielectric over a substrate, the substrate having a core region and a periphery region; removing at least a portion of the charge trapping dielectric in the periphery region; forming a gate dielectric in the periphery region; forming buried bitlines in the core region; and forming gates in the core region and the periphery region.

公开(公告)号：US09111985B1

公开(公告)日：2015-08-18

申请号：US11652785

申请日：2007-01-11

申请人： Alok Nandini Roy ,  Gulzar Kathawala ,  Zubin Patel ,  Hidehiko Shiraiwa

发明人： Alok Nandini Roy ,  Gulzar Kathawala ,  Zubin Patel ,  Hidehiko Shiraiwa

IPC分类号： H01L29/66 ,  H01L29/73 ,  H01L29/08

CPC分类号： H01L29/73 ,  H01L27/1022 ,  H01L29/0646 ,  H01L29/0804 ,  H01L29/41708 ,  H01L29/42304 ,  H01L29/6625 ,  H01L29/732

摘要： A shallow bipolar junction transistor comprising a high voltage n+ well implanted into a semiconductor substrate. The shallow bipolar junction transistor further comprises a bit line n+ implant (BNI) above the high voltage n+ well and an oxide nitride (ONO) layer above the high voltage n+ well. A portion of the ONO layer isolates the BNI from a shallow trench isolation (STI) region.

摘要翻译： 一种浅双极结型晶体管，其包括注入半导体衬底的高电压n +。 浅双极结晶体管还包括在高电压n +阱之上的位线n +注入（BNI）和高于电压n +阱的氧化物氮化物（ONO）层。 ONO层的一部分将BNI与浅沟槽隔离（STI）区域隔离。

公开(公告)号：US20130023101A1

公开(公告)日：2013-01-24

申请号：US13185390

申请日：2011-07-18

申请人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Chuan Lin ,  Lei Xue ,  Kenichi Ohtsuka ,  Angela Tai Hui

发明人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Chuan Lin ,  Lei Xue ,  Kenichi Ohtsuka ,  Angela Tai Hui

IPC分类号： H01L29/772

CPC分类号： H01L29/6656 ,  H01L21/28282 ,  H01L21/823418 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/11573 ,  H01L29/6653

摘要： A method and manufacture for memory device fabrication is provided. Spacer formation and junction formation is performed on both: a memory cell region in a core section of a memory device in fabrication, and a high-voltage device region in a periphery section of the memory device in fabrication. The spacer formation and junction formation on both the memory cell region and the high-voltage device region includes performing a rapid thermal anneal. After performing the spacer formation and junction formation on both the memory cell region and the high-voltage device region, spacer formation and junction formation is performed on a low-voltage device region in the periphery section.

摘要翻译： 提供了一种用于存储器件制造的方法和制造。 在制造中的存储器件的芯部中的存储单元区域和存储器件的外围部分中的高电压器件区域两者都执行间隔物形成和结形成。 在存储单元区域和高压器件区域上的间隔物形成和结形成包括执行快速热退火。 在对存储单元区域和高压器件区域进行间隔物形成和结形成之后，在周边部分的低电压器件区域上进行间隔物形成和结形成。

公开(公告)号：US07855114B2

公开(公告)日：2010-12-21

申请号：US12351553

申请日：2009-01-09

申请人： Wei Zheng ,  Mark Randolph ,  Hidehiko Shiraiwa

发明人： Wei Zheng ,  Mark Randolph ,  Hidehiko Shiraiwa

IPC分类号： H01L21/336 ,  H01L29/778

CPC分类号： H01L29/792 ,  G11C16/0475 ,  H01L21/28273 ,  H01L21/28282

摘要： A memory device may include a source region and a drain region formed in a substrate and a channel region formed in the substrate between the source and drain regions. The memory device may further include a first oxide layer formed over the channel region, the first oxide layer having a first dielectric constant, and a charge storage layer formed upon the first oxide layer. The memory device may further include a second oxide layer formed upon the charge storage layer, a layer of dielectric material formed upon the second oxide layer, the dielectric material having a second dielectric constant that is greater than the first dielectric constant, and a gate electrode formed upon the layer of dielectric material.

摘要翻译： 存储器件可以包括形成在衬底中的源极区域和漏极区域以及形成在源极和漏极区域之间的衬底中的沟道区域。 存储器件还可以包括形成在沟道区上的第一氧化物层，第一氧化物层具有第一介电常数，以及形成在第一氧化物层上的电荷存储层。 存储器件还可以包括形成在电荷存储层上的第二氧化物层，形成在第二氧化物层上的介电材料层，介电材料具有大于第一介电常数的第二介电常数，以及栅电极 形成在电介质材料层上。

公开(公告)号：US07675104B2

公开(公告)日：2010-03-09

申请号：US11461131

申请日：2006-07-31

申请人： Amol Ramesh Joshi ,  Harpreet Sachar ,  YouSeok Suh ,  Shenqing Fang ,  Chih-Yuh Yang ,  Lovejeet Singh ,  David H. Matsumoto ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Scott A. Bell ,  Allison Holbrook ,  Satoshi Torii

发明人： Amol Ramesh Joshi ,  Harpreet Sachar ,  YouSeok Suh ,  Shenqing Fang ,  Chih-Yuh Yang ,  Lovejeet Singh ,  David H. Matsumoto ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Scott A. Bell ,  Allison Holbrook ,  Satoshi Torii

IPC分类号： H01L21/8247

CPC分类号： H01L27/11568 ,  H01L21/3081 ,  H01L21/76224 ,  H01L27/115 ,  H01L29/66833

摘要： An integrated circuit memory system that includes: providing a substrate; forming a silicon rich charge storage layer over the substrate; forming a first isolation trench through the silicon rich charge storage layer in a first direction; and forming a second isolation trench through the silicon rich charge storage layer in a second direction.

摘要翻译： 一种集成电路存储器系统，包括：提供衬底; 在所述衬底上形成富硅电荷存储层; 通过富硅电荷存储层沿第一方向形成第一隔离沟槽; 以及在第二方向上通过富硅电荷存储层形成第二隔离沟槽。

公开(公告)号：US07339222B1

公开(公告)日：2008-03-04

申请号：US11416551

申请日：2006-05-03

申请人： Meng Ding ,  Hidehiko Shiraiwa ,  Mark Randolph

发明人： Meng Ding ,  Hidehiko Shiraiwa ,  Mark Randolph

IPC分类号： H01L27/108

CPC分类号： H01L27/115 ,  H01L27/11517 ,  Y10S257/905

摘要： According to one exemplary embodiment, a method for fabricating a memory array includes forming a number of trenches in a substrate, where the trenches determine a number of wordline regions in the substrate, where each of the wordline regions is situated between two adjacent trenches, and where each of the wordline regions have a wordline region width. The memory array can be a flash memory array. The method further includes forming a number of bitlines in the substrate, where the bitlines are situated perpendicular to the trenches. The method further includes forming a dielectric region in each of the trenches. The method further includes forming a dielectric stack over the bitlines, wordline regions, and trenches. The method further includes forming a number of wordlines, where each wordline is situated over one of the wordline regions. The wordline region width determines an active wordline width of each of the wordlines.

摘要翻译： 根据一个示例性实施例，一种用于制造存储器阵列的方法包括在衬底中形成多个沟槽，其中沟槽确定衬底中的多个字线区域，其中每个字线区域位于两个相邻的沟槽之间，以及 其中每个字线区域具有字线区域宽度。 存储器阵列可以是闪存阵列。 该方法还包括在衬底中形成多个位线，其中位线垂直于沟槽定位。 该方法还包括在每个沟槽中形成电介质区域。 该方法还包括在位线，字线区域和沟槽之间形成电介质叠层。 该方法还包括形成多个字线，其中每个字线位于一个字线区域上。 字线区域宽度决定每个字线的有效字线宽度。

公开(公告)号：US07321511B2

公开(公告)日：2008-01-22

申请号：US11316800

申请日：2005-12-22

申请人： Masaru Yano ,  Hideki Arakawa ,  Hidehiko Shiraiwa

发明人： Masaru Yano ,  Hideki Arakawa ,  Hidehiko Shiraiwa

IPC分类号： G11C16/04 ,  H01L29/788

CPC分类号： H01L27/11568 ,  G11C16/0491 ,  H01L27/115 ,  H01L29/792

摘要： A semiconductor device includes a semiconductor substrate, word lines, global bit lines, and inversion gates that form inversion layers serving as local bit lines in the semiconductor substrate. The inversion layers are electrically connected to the global bit lines and a memory cell uses the inversion layers as a source and a drain.

摘要翻译： 半导体器件包括在半导体衬底中形成用作局部位线的反型层的半导体衬底，字线，全局位线和反向栅极。 反转层电连接到全局位线，并且存储单元使用反转层作为源极和漏极。

公开(公告)号：US07074677B1

公开(公告)日：2006-07-11

申请号：US10307189

申请日：2002-11-29

申请人： Arvind Halliyal ,  Minh Van Ngo ,  Hidehiko Shiraiwa ,  Rinji Sugino

发明人： Arvind Halliyal ,  Minh Van Ngo ,  Hidehiko Shiraiwa ,  Rinji Sugino

IPC分类号： H01L21/336

CPC分类号： H01L27/115 ,  H01L27/11568 ,  Y10S438/954

摘要： A manufacturing method for a Flash memory includes depositing a first dielectric layer on a semiconductor substrate. A low hydrogen charge-trapping dielectric layer is deposited followed by a second dielectric layer. First and second bitlines are implanted and a wordline layer is deposited.

摘要翻译： 一种闪速存储器的制造方法，包括在半导体衬底上沉积第一介电层。 沉积低氢电荷捕获电介质层，然后沉积第二介电层。 植入第一和第二位线，并存放字线层。

公开(公告)号：US06912163B2

公开(公告)日：2005-06-28

申请号：US10658506

申请日：2003-09-09

申请人： Wei Zheng ,  Yun Wu ,  Hidehiko Shiraiwa ,  Mark T. Ramsbey ,  Tazrien Kamal

发明人： Wei Zheng ,  Yun Wu ,  Hidehiko Shiraiwa ,  Mark T. Ramsbey ,  Tazrien Kamal

IPC分类号： H01L29/788 ,  H01L29/792 ,  G11C16/04

CPC分类号： H01L29/7923 ,  H01L29/7887

摘要： A charge trapping dielectric memory device. The memory device includes a gate electrode disposed over a dielectric stack that includes a dielectric charge trapping layer. The gate electrode has a work function of about 4.6 eV to about 5.2 eV.

摘要翻译： 电荷俘获介质存储器件。 存储器件包括设置在包括介电电荷捕获层的电介质叠层上的栅电极。 栅电极具有约4.6eV至约5.2eV的功函数。

公开(公告)号：US06541816B2

公开(公告)日：2003-04-01

申请号：US09893026

申请日：2001-06-27

申请人： Mark T. Ramsbey ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Michael A. Van Buskirk ,  David M. Rogers ,  Ravi S. Sunkavalli ,  Janet S. Wang ,  Narbeh Derhacobian

发明人： Mark T. Ramsbey ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Michael A. Van Buskirk ,  David M. Rogers ,  Ravi S. Sunkavalli ,  Janet S. Wang ,  Narbeh Derhacobian

IPC分类号： H01L29792

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11573 ,  Y10S438/954 ,  Y10S438/981

摘要： One aspect of the present invention relates to a non-volatile semiconductor memory device, containing a substrate, the substrate having a core region and a periphery region; a charge trapping dielectric over the core region of the substrate; a gate dielectric in the periphery region of the substrate; buried bitlines under the charge trapping dielectric in the core region; and wordlines over the charge trapping dielectric in the core region, wherein the core region is substantially planar.