公开(公告)号：US06239034B1

公开(公告)日：2001-05-29

申请号：US09184344

申请日：1998-11-02

申请人： Fu-Liang Yang ,  Liang-Tung Chang

发明人： Fu-Liang Yang ,  Liang-Tung Chang

IPC分类号： H01L21311

CPC分类号： H01L21/316 ,  H01L21/31051 ,  H01L21/31612 ,  H01L21/76801 ,  H01L21/76837

摘要： A method of manufacturing an inter-metal level dielectric layer for a semiconductor device. The method includes forming spaced conductive lines. Next, a first conformal silicon oxide film (barrier layer) is formed over the spaced conductive lines. Gaps or valleys are between the metal lines covered by the barrier layer. A novel first “gap filling” spin-on-glass layer is formed over the first silicon oxide layer. In a critical step, the first SOG layer is heated to reflow thereby flowing all the first spin-on-glass layer from over the metal lines and leaving all of the first SOG layer in the gaps. Subsequently, a second silicon oxide layer is deposited over the first silicon oxide layer and over the first spin-on-glass layer only in the gaps. A second spin-on-glass layer is then formed over the second silicon oxide layer. An etchback is performed by etching back and removing the entire second spin on glass layer and portions the second silicon oxide layer. Lastly, an insulating cap layer of silicon oxide or silicon nitride is formed over the second silicon oxide layer.

摘要翻译： 一种制造用于半导体器件的金属间介电层的方法。 该方法包括形成间隔开的导线。 接下来，在隔开的导线上形成第一共形氧化硅膜（阻挡层）。 间隙或谷在被阻挡层覆盖的金属线之间。 在第一氧化硅层上形成新的第一“间隙填充”旋涂玻璃层。 在关键步骤中，第一SOG层被加热以回流，从而使所有第一旋涂玻璃层从金属线上方流出并将所有第一SOG层留在间隙中。 随后，第二氧化硅层仅在间隙中沉积在第一氧化硅层上并且在第一旋涂玻璃层上方。 然后在第二氧化硅层上形成第二自旋玻璃层。 通过蚀刻回去并去除玻璃层上的整个第二自旋并且将第二氧化硅层部分来进行回蚀。 最后，在第二氧化硅层上形成氧化硅或氮化硅的绝缘盖层。

公开(公告)号：US06180489B2

公开(公告)日：2001-01-30

申请号：US09290922

申请日：1999-04-12

申请人： Fu-Liang Yang ,  Bih-Tiao Lin ,  Wei-Ray Lin ,  Erik S. Jeng

发明人： Fu-Liang Yang ,  Bih-Tiao Lin ,  Wei-Ray Lin ,  Erik S. Jeng

IPC分类号： H01L2176

CPC分类号： H01L21/76229

摘要： A method for forming planarized shallow trench isolation is described. A nitride layer is deposited over the surface of a semiconductor substrate. A plurality of isolation trenches are etched through the nitride layer into the semiconductor substrate wherein there are at least one wide trench and at least one narrow trench. A first oxide layer is deposited over the first nitride layer and within the isolation trenches wherein the first oxide layer fills the isolation trenches. A capping nitride layer is deposited overlying the first oxide layer. A second oxide layer is deposited overlying the capping nitride layer. The second oxide layer is polished away wherein the second oxide layer and the capping nitride layer are left only within the wide trench. The first and second oxide layers are dry etched away with an etch stop on the capping nitride layer within the wide trench and the first nitride layer wherein the second oxide layer is completely removed. Thereafter, the first oxide layer is overetched to leave the top surface of the first oxide layer just above the bottom surface of the first nitride layer and the capping nitride layer within the wide trench. The capping nitride layer and the first nitride layer are removed completing the formation of shallow trench isolation regions in the fabrication of an integrated circuit device.

摘要翻译： 描述了形成平坦化浅沟槽隔离的方法。 在半导体衬底的表面上沉积氮化物层。 通过氮化物层将多个隔离沟槽蚀刻到半导体衬底中，其中存在至少一个宽沟槽和至少一个窄沟槽。 第一氧化物层沉积在第一氮化物层之上并且在隔离沟槽内，其中第一氧化物层填充隔离沟槽。 覆盖第一氧化物层的覆盖氮化物层被沉积。 覆盖覆盖氮化物层的第二氧化物层被沉积。 抛光第二氧化物层，其中第二氧化物层和覆盖氮化物层仅留在宽沟槽内。 第一氧化物层和第二氧化物层在宽沟槽内的覆盖氮化物层上的蚀刻停止层和第二氧化物层被完全去除的第一氮化物层被干蚀刻掉。 此后，将第一氧化物层过蚀刻，以将第一氧化物层的顶表面刚好在第一氮化物层的底表面和宽沟槽内的覆盖氮化物层的上方。 在制造集成电路器件时，去除覆盖氮化物层和第一氮化物层，从而形成浅沟槽隔离区。

公开(公告)号：US6159821A

公开(公告)日：2000-12-12

申请号：US249255

申请日：1999-02-12

申请人： Hsu-Li Cheng ,  Wei-Ray Lin ,  Fu-Liang Yang

发明人： Hsu-Li Cheng ,  Wei-Ray Lin ,  Fu-Liang Yang

IPC分类号： H01L21/762 ,  H01L21/76

CPC分类号： H01L21/76224 ,  H01L21/76264 ,  H01L21/76283

摘要： A method for forming self-rounded shallow trench isolation is described. A pad oxide layer is provided over the surface of a semiconductor substrate. A nitride layer is then deposited overlying the pad oxide layer. Isolation trenches are then etched through the nitride and pad oxide layers into the semiconductor substrate. A layer of oxide is then deposited over the said nitride layer and within the isolation trenches. The oxide layer is then polished away through chemical and mechanical polishing wherein the substrate is planarized. The nitride layer is then etched away using a special dry-etch recipe that has a higher etching rate for silicon nitride than oxide. The dry-etch recipe also has a very low etching rate for the silicon substrate. This results in the removal of the nitride layer, rounding the shoulders of the trench and leaving the substrate unaffected. The fabrication of the integrated circuit device is completed.

摘要翻译： 描述了形成自圆浅浅沟槽隔离的方法。 衬垫氧化物层设置在半导体衬底的表面上。 然后将氮化物层沉积在衬垫氧化物层上。 然后将隔离沟槽通过氮化物和衬垫氧化物层蚀刻到半导体衬底中。 然后将一层氧化物沉积在所述氮化物层上并在隔离沟槽内。 然后通过化学和机械抛光将氧化物层抛光，其中基底被平坦化。 然后使用特别的干蚀刻配方蚀刻氮化物层，其具有比氧化物更高的氮化硅蚀刻速率。 干蚀刻配方对于硅衬底也具有非常低的蚀刻速率。 这导致氮化物层的去除，使沟槽的肩部四舍五入并且使衬底不受影响。 完成集成电路器件的制造。

公开(公告)号：US6140240A

公开(公告)日：2000-10-31

申请号：US226275

申请日：1999-01-07

申请人： Fu-Liang Yang ,  Bih-Tiao Lin ,  Tzu-Shih Yen ,  Bi-Ling Chen ,  Erik S. Jeng

发明人： Fu-Liang Yang ,  Bih-Tiao Lin ,  Tzu-Shih Yen ,  Bi-Ling Chen ,  Erik S. Jeng

IPC分类号： H01L21/3105 ,  H01L21/311 ,  H01L21/302

CPC分类号： H01L21/31053 ,  H01L21/31138

摘要： A method of removing microscratches in planarized dielectric surfaces covering conductor layers in submicron integrated circuit structures includes a semiconductor substrate having at least one dielectric layer formed thereon followed by a chemical mechanical polishing process for planarization. The removal of microscratches includes depositing a PE-CVD polymer layer to fill the microscratches, caused by CMP planarization, and to cover the planarized dielectric surface with a thin layer of the polymer. Deposition is followed by introducing an etching gas into the CVD chamber for an etch back of the just deposited polymer to well below the depth of the microscratches wherein the deposited polymer has the same etch rate as the dielectric layer formed thereunder.

摘要翻译： 在亚微米集成电路结构中的覆盖导体层的平坦化电介质表面中去除微结构的方法包括具有形成在其上的至少一个介电层，然后进行平面化的化学机械抛光工艺的半导体衬底。 去除微观尺度包括沉积PE-CVD聚合物层以填充由CMP平坦化引起的微观尺度，并用聚合物薄层覆盖平坦化的电介质表面。 沉积之后，将CVD蚀刻气体引入CVD室，以便正好沉积的聚合物的蚀刻深度远低于微细凹槽的深度，其中沉积的聚合物具有与其下形成的介电层相同的蚀刻速率。

公开(公告)号：US6054017A

公开(公告)日：2000-04-25

申请号：US41086

申请日：1998-03-10

申请人： Fu-Liang Yang ,  Bih-Tiao Lin

发明人： Fu-Liang Yang ,  Bih-Tiao Lin

IPC分类号： B24B37/24 ,  B24B37/26 ,  B24D13/12 ,  B24D13/14 ,  B24B7/02 ,  B24B7/30 ,  B24B29/04

CPC分类号： B24B37/24 ,  B24B37/26 ,  Y10S451/921

摘要： A chemical mechanical polish apparatus (FIG. 3B) for planarizing a semiconductor wafer (31) is disclosed. The apparatus includes a polishing pad (21) and a polishing head (32). The polishing pad includes a surface for polishing the semiconductor wafer. The surface has a hole (20). The polishing head is cooperatively engaged with the polishing pad. The polishing head holds the semiconductor wafer and applies it against the polishing pad. Both the polishing head and the polishing pad are rotatable.

摘要翻译： 公开了一种用于平坦化半导体晶片（31）的化学机械抛光装置（图3B）。 该装置包括抛光垫（21）和抛光头（32）。 抛光垫包括用于抛光半导体晶片的表面。 表面有孔（20）。 抛光头与抛光垫配合地接合。 抛光头保持半导体晶片并将其施加到抛光垫上。 抛光头和抛光垫都可旋转。

公开(公告)号：US5851874A

公开(公告)日：1998-12-22

申请号：US762837

申请日：1996-12-10

申请人： Chan-Jen Kuo ,  Fu-Liang Yang

发明人： Chan-Jen Kuo ,  Fu-Liang Yang

IPC分类号： H01L21/3105 ,  H01L21/316 ,  H01L21/768 ,  H01L21/8242

CPC分类号： H01L21/02164 ,  H01L21/02129 ,  H01L21/022 ,  H01L21/02271 ,  H01L21/31053 ,  H01L21/31612 ,  H01L21/76819

摘要： A planarzation process is crucial for submicron VLSI or ULSI fabrication, The method of the present invention comprises forming a stacked capacitor contact on a substrate, forming a first dielectric layer on the capacitor contact. Next an etching process is performed to etchback the first dielectric layer. Finally, a second dielectric layer is formed on the first dielectric layer. A thermal reflowing may be also used to increase the planarization.

摘要翻译： 平面化工艺对亚微米VLSI或ULSI制造至关重要。本发明的方法包括在衬底上形成层叠的电容器接触，在电容器触点上形成第一介电层。 接下来，进行蚀刻工艺以回蚀第一介电层。 最后，在第一电介质层上形成第二电介质层。 也可以使用热回流来增加平坦化。

公开(公告)号：US09455348B2

公开(公告)日：2016-09-27

申请号：US11701348

申请日：2007-02-01

申请人： Hao-Yu Chen ,  Chang-Yun Chang ,  Cheng-Chuan Huang ,  Fu-Liang Yang

发明人： Hao-Yu Chen ,  Chang-Yun Chang ,  Cheng-Chuan Huang ,  Fu-Liang Yang

IPC分类号： H01L29/78 ,  H01L29/66

CPC分类号： H01L29/785 ,  H01L29/41725 ,  H01L29/66492 ,  H01L29/66795 ,  H01L29/7833

摘要： A method and system is disclosed for providing access to the body of a FinFET device. In one embodiment, a FinFET device for characterization comprises an active fin comprising a source fin, a depletion fin, and a drain fin; a side fin extending from the depletion fin and coupled to a body contact for providing access for device characterization; and a gate electrode formed over the depletion fin and separated therefrom by a predetermined dielectric layer, wherein the gate electrode and the dielectric layer thereunder have a predetermined configuration to assure the source and drain fins are not shorted.

摘要翻译： 公开了用于提供对FinFET器件的主体的访问的方法和系统。 在一个实施例中，用于表征的FinFET器件包括有源鳍片，其包括源鳍片，耗尽鳍片和漏极鳍片; 从耗尽鳍延伸并耦合到身体接触件的侧鳍，用于提供用于器件表征的通路; 以及形成在耗尽鳍上并由预定电介质层分离的栅电极，其中栅极电极及其下的介电层具有预定的构造，以确保源极和漏极鳍片不短路。

公开(公告)号：US08865539B2

公开(公告)日：2014-10-21

申请号：US13100673

申请日：2011-05-04

申请人： Hao-Yu Chen ,  Chang-Yun Chang ,  Di-Hong Lee ,  Fu-Liang Yang

发明人： Hao-Yu Chen ,  Chang-Yun Chang ,  Di-Hong Lee ,  Fu-Liang Yang

IPC分类号： H01L21/8238 ,  H01L29/786 ,  H01L21/84 ,  H01L21/762 ,  H01L27/12

CPC分类号： H01L29/78603 ,  H01L21/76267 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203

摘要： An integrated circuit comprises a substrate and a buried dielectric formed in the substrate. The buried dielectric has a first thickness in a first region, a second buried dielectric thickness in a second region, and a step between the first and second regions. A semiconductor layer overlies the buried dielectric.

摘要翻译： 集成电路包括在衬底中形成的衬底和掩埋电介质。 掩埋电介质在第一区域具有第一厚度，在第二区域中具有第二埋入介质厚度，以及在第一和第二区域之间的台阶。 半导体层覆盖在埋入的电介质上。

公开(公告)号：US20140008799A1

公开(公告)日：2014-01-09

申请号：US13541672

申请日：2012-07-04

申请人： Chao-An Jong ,  Fu-Liang Yang

发明人： Chao-An Jong ,  Fu-Liang Yang

IPC分类号： H01L23/532 ,  H01L21/768

CPC分类号： H01L23/53266 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76852 ,  H01L21/76867 ,  H01L21/76885 ,  H01L23/485 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53252 ,  H01L2924/0002 ,  H01L2924/00

摘要： A metal line fabricating method includes the following steps. Firstly, a substrate is provided. Then, a first barrier layer is formed over the substrate. A first dielectric layer is formed over the first barrier layer. An opening is formed in the first dielectric layer, wherein the opening runs through the first dielectric layer, so that the first barrier layer is exposed to the opening. A metal deposition process is performed to form a metal line over the exposed first barrier layer at a bottom of the opening. The first dielectric layer and the first barrier layer underlying the first dielectric layer are removed, but the metal line and the first barrier layer underlying the metal line are remained. Afterwards, a second dielectric layer is formed over the substrate which is provided with the metal line and the first barrier layer.

摘要翻译： 金属线制造方法包括以下步骤。 首先，提供基板。 然后，在衬底上形成第一阻挡层。 第一介电层形成在第一阻挡层上。 在第一电介质层中形成开口，其中开口穿过第一介电层，使得第一阻挡层暴露于开口。 执行金属沉积工艺以在开口底部的暴露的第一阻挡层上形成金属线。 除去第一电介质层和第一介电层下面的第一阻挡层，但保留金属线和金属线下方的第一阻挡层。 之后，在设置有金属线和第一阻挡层的基板的上方形成第二电介质层。

公开(公告)号：US08569845B2

公开(公告)日：2013-10-29

申请号：US11549002

申请日：2006-10-12

申请人： Chien-Chao Huang ,  Cheng-Chuan Huang ,  Fu-Liang Yang

发明人： Chien-Chao Huang ,  Cheng-Chuan Huang ,  Fu-Liang Yang

IPC分类号： H01L21/02

CPC分类号： H01L29/7842 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/7833 ,  H01L29/7843 ,  H01L29/78621

摘要： A method of manufacturing a microelectronic device includes forming a p-channel transistor on a silicon substrate by forming a poly gate structure over the substrate and forming a lightly doped source/drain region in the substrate. An oxide liner and nitride spacer are formed adjacent to opposing side walls of the poly gate structure and a recess is etched in the semiconductor substrate on opposing sides of the oxide liner. Raised SiGe source/drain regions are formed on either side of the oxide liner and slim spacers are formed over the oxide liner. A hard mask over the poly gate structure is used to protect the poly gate structure during the formation of the raised SiGe source/drain regions. A source/drain dopant is then implanted into the substrate including the SiGe regions.

摘要翻译： 微电子器件的制造方法包括通过在衬底上形成多晶硅栅极结构并在衬底中形成轻掺杂的源极/漏极区，在硅衬底上形成p沟道晶体管。 邻近多晶硅栅极结构的相对侧壁形成氧化物衬垫和氮化物间隔物，并且在氧化物衬垫的相对侧上的半导体衬底中蚀刻凹陷。 在氧化物衬垫的两侧形成升高的SiGe源极/漏极区，并且在氧化物衬垫上形成细长的间隔物。 在形成升高的SiGe源极/漏极区域期间，使用多晶硅栅极结构上的硬掩模来保护多晶硅栅极结构。 然后将源极/漏极掺杂剂注入到包括SiGe区域的衬底中。