公开(公告)号：US07426607B2

公开(公告)日：2008-09-16

申请号：US11198246

申请日：2005-08-05

申请人： Jong-Hoon Oh

发明人： Jong-Hoon Oh

IPC分类号： G06F12/00

CPC分类号： G06F13/1694

摘要： A random access memory system has a memory controller, a first memory device, a second memory device, and a memory bus. The memory controller is configured to control access to a plurality of memory devices. The memory bus is configured to alternatively couple the memory controller to the first memory device and to couple the memory controller to the second memory.

摘要翻译： 随机存取存储器系统具有存储器控制器，第一存储器件，第二存储器件和存储器总线。 存储器控制器被配置为控制对多个存储器件的访问。 存储器总线被配置为交替地将存储器控制器耦合到第一存储器设备并且将存储器控制器耦合到第二存储器。

公开(公告)号：US20080147940A1

公开(公告)日：2008-06-19

申请号：US11612378

申请日：2006-12-18

申请人： Rom-Shen Kao ,  Jong-Hoon Oh

发明人： Rom-Shen Kao ,  Jong-Hoon Oh

IPC分类号： G06F13/00

CPC分类号： G06F13/1642 ,  G06F13/1694 ,  G06F13/24

摘要： Methods and apparatus for controlling a shared bus. The shared bus is shared between a volatile memory device via a nonvolatile memory interface of the volatile memory and two or more nonvolatile memory controllers. In one embodiment, a method includes receiving a request from a first nonvolatile memory controller of the two or more nonvolatile memory controllers for control of the shared bus. In response to receiving the request, control of the shared bus is granted to the first nonvolatile memory controller if the priority for each of the two or more nonvolatile memory controllers indicates that control should be granted. When control is granted to the first nonvolatile memory controller, the first nonvolatile memory controller is the only nonvolatile memory controller of the two or more nonvolatile memory controllers which performs data access operations via the shared bus.

摘要翻译： 用于控制共享总线的方法和装置。 共享总线通过易失性存储器的非易失性存储器接口和两个或更多个非易失性存储器控制器在易失性存储器件之间共享。 在一个实施例中，一种方法包括从用于控制共享总线的两个或更多个非易失性存储器控制器的第一非易失性存储器控制器接收请求。 响应于接收到请求，如果两个或更多个非易失性存储器控制器中的每一个的优先级指示应该允许控制，则将共享总线的控制授予第一非易失性存储器控制器。 当对第一非易失性存储器控制器进行控制时，第一非易失性存储器控制器是通过共享总线执行数据访问操作的两个或多个非易失性存储器控制器中唯一的非易失性存储器控制器。

公开(公告)号：US07266667B2

公开(公告)日：2007-09-04

申请号：US10987812

申请日：2004-11-12

申请人： Jong-Hoon Oh

发明人： Jong-Hoon Oh

IPC分类号： G06F12/00

CPC分类号： G06F13/4243

摘要： Methods and apparatus for accessing multiple memory arrays within a memory device using multiple sets of address/data lines are provided. The memory arrays may be accessed independently, using separate addresses, in one mode of operation, and accessed using a common single address in another mode of operation.

摘要翻译： 提供了使用多组地址/数据线访问存储器件内的多个存储器阵列的方法和装置。 存储器阵列可以在一种操作模式下使用单独的地址独立地访问，并且在另一操作模式中使用公共单个地址来访问。

公开(公告)号：US07042786B2

公开(公告)日：2006-05-09

申请号：US10832117

申请日：2004-04-26

申请人： Jong-Hoon Oh

发明人： Jong-Hoon Oh

IPC分类号： G11C11/4063 ,  G11C11/4076 ,  G11C11/408 ,  G11C11/4091

CPC分类号： G11C11/406 ,  G11C2211/4061

摘要： A memory comprising a memory array, an address buffer configured to receive an external address, a refresh address counter configured to generate a refresh address, a first circuit configured to detect a distance between the external address and refresh address, and a second circuit configured to generate at least one timing signal for accessing data associated with the external address from the memory array in response to the distance is provided.

摘要翻译： 存储器，包括存储器阵列，被配置为接收外部地址的地址缓冲器，被配置为生成刷新地址的刷新地址计数器，被配置为检测外部地址和刷新地址之间的距离的第一电路，以及被配置为 提供响应于距离而从存储器阵列生成用于访问与外部地址相关联的数据的至少一个定时信号。

公开(公告)号：US07027344B1

公开(公告)日：2006-04-11

申请号：US10804461

申请日：2004-03-18

申请人： Jong-Hoon Oh

发明人： Jong-Hoon Oh

IPC分类号： G11C7/00

CPC分类号： G11C7/1039 ,  G11C11/406 ,  G11C11/40603 ,  G11C2211/4065

摘要： The refresh address generator of a memory includes, in part, a counter, a multitude of shift registers and multiplexers, and a comparator. With each clock cycle, the counter increments and stores the refresh count address, and the addresses stored in the counter and the shift registers prior to the increment operation is shifted out and stored in a pipelined fashion. If the array address stored in the last stage of the register pipeline is equal to the address of the array read out during the cycle immediately preceding the refresh cycle or is equal to the address of the neighboring array of the read out array, the comparator causes multiplexer to select the address stored in the counter as the refresh address. This address differs from the address of the array read out during the immediately preceding cycle by at least two counts.

摘要翻译： 存储器的刷新地址生成器部分地包括计数器，多个移位寄存器和多路复用器以及比较器。 在每个时钟周期中，计数器递增并存储刷新计数地址，并且在增量操作之前存储在计数器和移位寄存器中的地址被移出并以流水线方式存储。 如果存储在寄存器流水线的最后一级的阵列地址等于在刷新周期之前的周期中读出的阵列的地址或等于读出阵列的相邻阵列的地址，则比较器导致 多路复用器选择存储在计数器中的地址作为刷新地址。 该地址与前一周期中读出的阵列的地址不同，至少有两个计数。

公开(公告)号：US06996016B2

公开(公告)日：2006-02-07

申请号：US10675549

申请日：2003-09-30

申请人： Jong-Hoon Oh

发明人： Jong-Hoon Oh

IPC分类号： G11C7/00

CPC分类号： G11C7/1063 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1072 ,  G11C7/1078 ,  G11C7/109 ,  G11C7/1093

摘要： A method and a circuit configuration for implementing a double data rate feature in a memory device capable of operating in a variable latency mode. The memory device may utilize a WAIT_DQS signal that combines functionality of a WAIT signal indicating when valid data is present on a data bus in Read cycle and the memory is ready to accept data in Write cycle, and a data strobe (DQS) signal.

摘要翻译： 一种用于在能够以可变延迟模式操作的存储器件中实现双倍数据速率特征的方法和电路配置。 存储器件可以利用WAIT_DQS信号，WAIT_DQS信号组合WAIT信号的功能，指示何时在读周期中数据总线上存在有效数据，并且存储器准备好接受写周期中的数据，以及数据选通（DQS）信号。

公开(公告)号：US20050105357A1

公开(公告)日：2005-05-19

申请号：US10715812

申请日：2003-11-18

申请人： Jong-Hoon Oh

发明人： Jong-Hoon Oh

IPC分类号： G11C11/406 ,  G11C7/00

CPC分类号： G11C11/40622 ,  G11C11/406

摘要： Methods and circuit configurations for refreshing data in a semiconductor memory device in which refresh operations are performed for a limited number of rows. The limited number of rows may include only those rows that contain valid data, for example, as determined by monitored write operations.

摘要翻译： 用于在半导体存储器件中刷新数据的方法和电路配置，其中对有限数量的行执行刷新操作。 有限数量的行可以仅包括包含有效数据的那些行，例如，通过被监视的写入操作来确定。

公开(公告)号：US20050078542A1

公开(公告)日：2005-04-14

申请号：US10672120

申请日：2003-09-26

申请人： Jong-Hoon Oh

发明人： Jong-Hoon Oh

IPC分类号： G11C7/10 ,  G11C8/12 ,  G11C11/4076 ,  G11C8/00

CPC分类号： G11C7/1042 ,  G11C7/1039 ,  G11C8/12 ,  G11C11/4076

摘要： One embodiment of the present invention provides a semiconductor memory including a bank of N memory arrays each having a corresponding array address, a bus providing an array address signal, a row address signal (RAS), and timing signals. The semiconductor memory further includes N tracking circuits each coupled between a different one of the N memory arrays and the bus. A first tracking circuit, in response to receiving a first array address for a first array via the array address signal and a first active state of the RAS, couples the first array to the bus such that only the first array responds to a first sequence of timing signals constituting a first bank transaction. A second tracking circuit, in response to receiving a second array address for a second array via the array address signal and a second active state of the RAS, couples the second array to the bus such that only the second array begins responding to second sequence of timing signals constituting a second bank transaction before the first bank transaction is complete.

摘要翻译： 本发明的一个实施例提供一种半导体存储器，其包括一组N个存储器阵列，每个存储器阵列具有相应的阵列地址，提供阵列地址信号的总线，行地址信号（RAS）和定时信号。 半导体存储器还包括N个跟踪电路，每个跟踪电路分别耦合在N个存储器阵列中的不同的一个和总线之间。 第一跟踪电路响应于经由阵列地址信号接收第一阵列的第一阵列地址和RAS的第一有效状态，将第一阵列耦合到总线，使得仅第一阵列响应于第一阵列的第一序列 构成第一银行交易的定时信号。 第二跟踪电路响应于经由阵列地址信号接收第二阵列的第二阵列地址和RAS的第二有效状态，将第二阵列耦合到总线，使得仅第二阵列开始响应于第二阵列的第二序列 构成第一银行交易之前的第二银行交易的定时信号完成。

公开(公告)号：US06765976B1

公开(公告)日：2004-07-20

申请号：US09660860

申请日：2000-09-13

申请人： Jong-Hoon Oh

发明人： Jong-Hoon Oh

IPC分类号： H03L706

CPC分类号： G11C7/222 ,  G11C7/22 ,  H03L7/0814 ,  H03L7/0818 ,  H03L7/087 ,  H03L7/0896

摘要： A significantly more efficient implementation of a DLL for systems using two separate clock signals, whereby a single DLL circuit is used to provide for locking of both clock signals. According to the present invention, the input to the DLL is controlled such that it responds to edges of both clock signals. The present invention provides a circuit receiving a first periodic signal CLK1 and a second periodic signal CLK2, there being a phase difference between CLK1 and CLK2, the circuit including a delay-locked loop (DLL) having one delay path, wherein the same delay path provides delay tuning for both CLK1 and CLK2.

摘要翻译： 使用两个单独的时钟信号的系统的DLL的显着更有效的实现，由此使用单个DLL电路来提供两个时钟信号的锁定。 根据本发明，控制DLL的输入使得它响应两个时钟信号的边沿。 本发明提供了一种接收第一周期信号CLK1和第二周期信号CLK2的电路，其中CLK1和CLK2之间存在相位差，该电路包括具有一个延迟路径的延迟锁定环（DLL），其中相同的延迟路径 为CLK1和CLK2提供延迟调谐。

公开(公告)号：US5594765A

公开(公告)日：1997-01-14

申请号：US367551

申请日：1995-01-03

申请人： Jong-Hoon Oh

发明人： Jong-Hoon Oh

IPC分类号： G11C11/417 ,  G11C7/10 ,  G11C8/04 ,  G11C11/407 ,  G11C11/408 ,  H03K23/00 ,  H03K23/64 ,  H03K21/00

CPC分类号： G11C7/1018 ,  H03K23/004

摘要： A counter system has a first counter seeded by several input signals and a second counter seeded by at least a first output from the first counter. A selection signal is input to the second counter to select the use of either an interleaved count sequence or a sequential count sequence.

摘要翻译： 计数器系统具有由几个输入信号种子的第一计数器和由第一计数器的至少第一输出种子的第二计数器。 选择信号被输入到第二计数器以选择使用交错计数序列或顺序计数序列。