公开(公告)号：US20070241386A1

公开(公告)日：2007-10-18

申请号：US11716164

申请日：2007-03-09

申请人： Shih Wei Wang ,  Derek Lin ,  Chen-Ming Huang ,  Chang-Jen Hsieh ,  Chi-Hsin Lo ,  Chung-Yi Yu ,  Feng-Jia Shiu ,  Yeur-Luen Tu ,  Yi-Shin Chu ,  Jen-Sheng Yang

发明人： Shih Wei Wang ,  Derek Lin ,  Chen-Ming Huang ,  Chang-Jen Hsieh ,  Chi-Hsin Lo ,  Chung-Yi Yu ,  Feng-Jia Shiu ,  Yeur-Luen Tu ,  Yi-Shin Chu ,  Jen-Sheng Yang

IPC分类号： H01L29/76

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11573

摘要： A method for forming a semiconductor structure includes providing a substrate; forming a gate stack of a flash memory cell, wherein a top portion of the gate stack comprises a capping layer; forming a gate having at least a portion over the capping layer; and reducing a thickness of the portion of the gate over the capping layer. The topography height difference between the flash memory cell and MOS devices on the same chip is reduced.

摘要翻译： 一种形成半导体结构的方法包括：提供衬底; 形成闪存单元的栅极堆叠，其中所述栅极堆叠的顶部部分包括覆盖层; 形成具有覆盖层上方的至少一部分的栅极; 并且在所述封盖层上减小所述栅极的所述部分的厚度。 闪存单元和同一芯片上的MOS器件之间的地形高差减小。

公开(公告)号：US06849387B2

公开(公告)日：2005-02-01

申请号：US10081479

申请日：2002-02-21

申请人： Min-Hsiung Chiang ,  Chi-Hsin Lo

发明人： Min-Hsiung Chiang ,  Chi-Hsin Lo

IPC分类号： H01L21/02 ,  H01L21/768 ,  H01L21/8242 ,  H01L23/532 ,  H01L21/8238

CPC分类号： H01L23/5223 ,  H01L21/76808 ,  H01L21/76838 ,  H01L23/53238 ,  H01L27/10852 ,  H01L27/10882 ,  H01L27/10894 ,  H01L28/90 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for integrating copper with an MIM capacitor during the formation the MIM capacitor. The MIM capacitor is generally formed upon a substrate and at least one copper layer is deposited upon the substrate and layers thereof to form at least one metal layer from which the MIM capacitor is formed, such that the MIM capacitor may be adapted for use with an embedded DRAM device. The MIM capacitor comprises a low-temperature MIM capacitor. At least one DRAM crown photo layer may be formed upon the substrate and layers thereof to form the MIM capacitor. The number of additional lithographic steps required in BEOL manufacturing operations is thus only one, while the capacitance of the MIM capacitor can be improved greatly because the sequential process of the DRAM crown photo patterning steps may be altered.

摘要翻译： 在MIM电容器形成期间，将铜与MIM电容器集成的方法。 MIM电容器通常形成在衬底上，并且至少一个铜层沉积在衬底及其层上以形成MIM电容器形成的至少一个金属层，使得MIM电容器可适用于 嵌入式DRAM设备。 MIM电容器包括低温MIM电容器。 可以在衬底及其层上形成至少一个DRAM冠光敏层以形成MIM电容器。 因此，在BEOL制造操作中所需的附加光刻步骤的数量仅为一个，而MIM电容器的电容可以大大提高，因为可以改变DRAM冠光栅图案化步骤的顺序处理。

公开(公告)号：US08809179B2

公开(公告)日：2014-08-19

申请号：US11716164

申请日：2007-03-09

申请人： Shih Wei Wang ,  Derek Lin ,  Chen-Ming Huang ,  Chang-Jen Hsieh ,  Chi-Hsin Lo ,  Chung-Yi Yu ,  Feng-Jia Shiu ,  Yeur-Luen Tu ,  Yi-Shin Chu ,  Jen-Sheng Yang

发明人： Shih Wei Wang ,  Derek Lin ,  Chen-Ming Huang ,  Chang-Jen Hsieh ,  Chi-Hsin Lo ,  Chung-Yi Yu ,  Feng-Jia Shiu ,  Yeur-Luen Tu ,  Yi-Shin Chu ,  Jen-Sheng Yang

IPC分类号： H01L21/44 ,  H01L27/115 ,  H01L27/105

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11573

摘要： A method for forming a semiconductor structure includes providing a substrate; forming a gate stack of a flash memory cell, wherein a top portion of the gate stack comprises a capping layer; forming a gate having at least a portion over the capping layer; and reducing a thickness of the portion of the gate over the capping layer. The topography height difference between the flash memory cell and MOS devices on the same chip is reduced.

摘要翻译： 一种形成半导体结构的方法包括：提供衬底; 形成闪存单元的栅极堆叠，其中所述栅极堆叠的顶部部分包括覆盖层; 形成具有覆盖层上方的至少一部分的栅极; 并且在所述封盖层上减小所述栅极的所述部分的厚度。 闪存单元和同一芯片上的MOS器件之间的地形高差减小。

公开(公告)号：US07691696B2

公开(公告)日：2010-04-06

申请号：US12048006

申请日：2008-03-13

申请人： Ming-Chyi Liu ,  Chi-Hsin Lo

发明人： Ming-Chyi Liu ,  Chi-Hsin Lo

IPC分类号： H01L21/336 ,  H01L21/8234

CPC分类号： G02B3/0012 ,  B29D11/00278

摘要： Hemi-spherical structure and method for fabricating the same. A device includes discrete pillar regions on a substrate, and a pattern layer on the discrete support structures and the substrate. The pattern layer has hemi-spherical film regions on the discrete support structures respectively, and planarized portions on the substrate between the hemi-spherical film regions. Each of the hemi-spherical film regions in a position corresponding to each of the support structures serves as a hemi-spherical structure.

摘要翻译： 半球形结构及其制造方法。 一种器件包括在衬底上的离散柱状区域，以及分立的支撑结构和衬底上的图案层。 图案层分别在离散支撑结构上具有半球形膜区域，并且在半球形膜区域之间的衬底上的平坦化部分。 在与每个支撑结构相对应的位置中的每个半球形膜区域用作半球形结构。

公开(公告)号：US06881629B2

公开(公告)日：2005-04-19

申请号：US10655662

申请日：2003-09-05

申请人： Chia-Ta Hsieh ,  Yi-Jiun Lin ,  Feng-Jia Shiu ,  Hung-Cheng Sung ,  Chi-Hsin Lo

发明人： Chia-Ta Hsieh ,  Yi-Jiun Lin ,  Feng-Jia Shiu ,  Hung-Cheng Sung ,  Chi-Hsin Lo

IPC分类号： H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01I21/8247

CPC分类号： H01L27/11521 ,  H01L27/115

摘要： A new method to form MOS gates in an integrated circuit device is achieved. The method is particularly useful for forming floating gates in split gate flash transistors. The method comprises providing a substrate. A dielectric layer is formed overlying the substrate. A conductor layer is formed overlying the dielectric layer. A first masking layer is deposited overlying the conductor layer. The first masking layer is patterned to selectively expose the conductor layer. A second masking layer is deposited overlying the first masking layer and the conductor layer. The second masking layer is etched back to form spacers on sidewalls of the first masking layer. The conductor layer is etched through where exposed by the first masking layer and the spacers to thereby form MOS gates in the manufacture of the integrated circuit device.

摘要翻译： 实现了在集成电路器件中形成MOS栅极的新方法。 该方法对于在分离栅极闪存晶体管中形成浮置栅极特别有用。 该方法包括提供基底。 在衬底上形成介电层。 形成覆盖在电介质层上的导体层。 第一掩模层沉积在导体层上。 图案化第一掩模层以选择性地暴露导体层。 第二掩模层沉积在第一掩模层和导体层上。 第二掩模层被回蚀刻以在第一掩模层的侧壁上形成间隔物。 通过第一掩模层和间隔物露出的导体层被蚀刻，从而在集成电路器件的制造中形成MOS栅极。

公开(公告)号：US20050054162A1

公开(公告)日：2005-03-10

申请号：US10655662

申请日：2003-09-05

申请人： Chia-Ta Hsieh ,  Yi-Jiun Lin ,  Feng-Jia Shiu ,  Hung-Cheng Sung ,  Chi-Hsin Lo

发明人： Chia-Ta Hsieh ,  Yi-Jiun Lin ,  Feng-Jia Shiu ,  Hung-Cheng Sung ,  Chi-Hsin Lo

IPC分类号： H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788

CPC分类号： H01L27/11521 ,  H01L27/115

摘要： A new method to form MOS gates in an integrated circuit device is achieved. The method is particularly useful for forming floating gates in split gate flash transistors. The method comprises providing a substrate. A dielectric layer is formed overlying the substrate. A conductor layer is formed overlying the dielectric layer. A first masking layer is deposited overlying the conductor layer. The first masking layer is patterned to selectively expose the conductor layer. A second masking layer is deposited overlying the first masking layer and the conductor layer. The second masking layer is etched back to form spacers on sidewalls of the first masking layer. The conductor layer is etched through where exposed by the first masking layer and the spacers to thereby form MOS gates in the manufacture of the integrated circuit device.

摘要翻译： 实现了在集成电路器件中形成MOS栅极的新方法。 该方法对于在分离栅极闪存晶体管中形成浮置栅极特别有用。 该方法包括提供基底。 在衬底上形成介电层。 形成覆盖在电介质层上的导体层。 第一掩模层沉积在导体层上。 图案化第一掩模层以选择性地暴露导体层。 第二掩模层沉积在第一掩模层和导体层上。 第二掩模层被回蚀刻以在第一掩模层的侧壁上形成间隔物。 通过第一掩模层和间隔物露出的导体层被蚀刻，从而在集成电路器件的制造中形成MOS栅极。

公开(公告)号：US06828186B2

公开(公告)日：2004-12-07

申请号：US10401714

申请日：2003-03-27

申请人： Shih-Chiang Liu ,  Chi-Hsin Lo ,  Chia-Shiang Tsai

发明人： Shih-Chiang Liu ,  Chi-Hsin Lo ,  Chia-Shiang Tsai

IPC分类号： H01L218232

CPC分类号： H01L21/02164 ,  H01L21/02274 ,  H01L21/31116 ,  H01L21/31612 ,  H01L29/6659

摘要： A method for forming a spacer layer adjoining a substantially vertical first sidewall of a topographic feature within a microelectronic product employs an anisotropic etching of a reentrant spacer material layer formed upon the topographic feature. The spacer layer is formed at least in part with a substantially vertical second sidewall laterally separated from the substantially vertical first sidewall. The method is useful for forming spacer layers within field effect transistor devices.

摘要翻译： 用于形成邻接微电子产品中的地形特征的基本上垂直的第一侧壁的间隔层的方法使用在地形特征上形成的可重入间隔物材料层的各向异性蚀刻。 间隔层至少部分地形成有与基本上垂直的第一侧壁横向隔开的基本垂直的第二侧壁。 该方法对于在场效应晶体管器件内形成间隔层是有用的。

公开(公告)号：US06180535B2

公开(公告)日：2001-01-30

申请号：US09389886

申请日：1999-09-03

申请人： Chuang-Ren Wu ,  Chi-Hsin Lo

发明人： Chuang-Ren Wu ,  Chi-Hsin Lo

IPC分类号： H01L2100

CPC分类号： H01L21/823864 ,  H01L21/0271

摘要： A new method is provided for the creation of spacers for the CMOS gate electrode. A layer of a spacer material is deposited over the gate structure; a layer of photoresist is deposited over the layer of spacer material. The layer of photoresist of the invention is partially stripped removing the photoresist from above the gate structure and providing a thinner layer of photoresist over the surrounding layer of spacer material. The layer of spacer material is partially etched whereby the layer of photoresist serves as a partial etch stop layer. The remainder of the photoresist is removed, the spacer material is further etched using a dry etch whereby a thin layer of spacer material (oxide) remains deposited over the surface of the substrate. As a final step the thin layer of spacer material (oxide) is removed from the surface of the substrate using a wet etch.

摘要翻译： 提供了一种用于产生用于CMOS栅电极的间隔物的新方法。 间隔材料层沉积在栅极结构上; 在隔离层材料层上沉积一层光致抗蚀剂。 本发明的光致抗蚀剂层被部分剥离，从栅极结构上方去除光致抗蚀剂，并在间隔物材料的周围层上提供更薄的光致抗蚀剂层。 间隔材料层被部分蚀刻，由此该光致抗蚀剂层用作部分蚀刻停止层。 除去光致抗蚀剂的其余部分，使用干蚀刻进一步蚀刻间隔物材料，由此在衬底的表面上保留沉积隔离材料（氧化物）的薄层。 作为最后一步，使用湿蚀刻从衬底的表面去除薄层的隔离材料（氧化物）。

公开(公告)号：US5880019A

公开(公告)日：1999-03-09

申请号：US843947

申请日：1997-04-17

申请人： Chin-Chuan Hsieh ,  Chi-Hsin Lo ,  Sheng-Liang Pan

发明人： Chin-Chuan Hsieh ,  Chi-Hsin Lo ,  Sheng-Liang Pan

IPC分类号： H01L21/60 ,  H01L21/768 ,  H01L21/3065

CPC分类号： H01L21/76897 ,  H01L21/76804 ,  Y10S438/906

摘要： The present invention provides a method of forming a Self-aligned contact with fewer process steps. The invention includes a three step insitu process of (1) a first descum step, (2) a dry etch step and (3) second descum step followed by (4) an isotropic etch step. The process comprises coating, exposing, and developing, and baking a photoresist layer over an insulating layer. In an important process stage, three steps are performed: (1) an insitu first descum step, (2) a dry etch step and (3) a second descum step. The dry etch step forms a first self-aligned contact opening. Next, the first contact opening is isotropically etched forming a smoother second contact opening 44. The photoresist layer 30 is then removed. Lastly, a metal layer 60 is deposited in said second self aligned contact opening 44. The invention reduces cycle time and eliminates several process steps while maintaining high yields. The smoother second contact opening 44 provides better metal adhesion.

摘要翻译： 本发明提供了一种以较少的工艺步骤形成自对准接触的方法。 本发明包括（1）第一除尘步骤，（2）干蚀刻步骤和（3）第二除尘步骤，随后是（4）各向同性蚀刻步骤的三步现场处理。 该方法包括在绝缘层上涂覆，曝光和显影并烘烤光致抗蚀剂层。 在一个重要的工艺阶段，进行三个步骤：（1）实地的第一除尘步骤，（2）干蚀刻步骤和（3）第二除尘步骤。 干蚀刻步骤形成第一自对准接触开口。 接下来，第一接触开口被各向同性蚀刻形成更平滑的第二接触开口44.然后去除光致抗蚀剂层30。 最后，金属层60沉积在所述第二自对准接触开口44中。本发明减少了循环时间并且消除了几个工艺步骤，同时保持了高的产量。 更平滑的第二接触开口44提供更好的金属附着力。

公开(公告)号：US08212233B2

公开(公告)日：2012-07-03

申请号：US12713541

申请日：2010-02-26

申请人： Ming-Tsong Wang ,  Chien-Chih Chiu ,  Tsun Kai Tsao ,  Chi-Hsin Lo

发明人： Ming-Tsong Wang ,  Chien-Chih Chiu ,  Tsun Kai Tsao ,  Chi-Hsin Lo

IPC分类号： H01L45/00 ,  H01L21/8239 ,  H01L27/105

CPC分类号： H01L27/2436 ,  H01L27/2481 ,  H01L45/06 ,  H01L45/1226 ,  H01L45/145

摘要： An integrated circuit structure includes a dielectric layer having an upper portion and a lower portion. The dielectric layer is either an inter-layer dielectric (ILD) or an inter-metal dielectric (IMD). A phase change random access memory (PCRAM) cell includes a phase change strip, wherein the phase change strip is on the lower portion and has a top surface lower than a top surface of the dielectric layer, and a bottom surface higher than a bottom surface of the dielectric layer. A first conductive column is electrically connected to the phase change strip. The first conductive column extends from the top surface of the dielectric layer down into the dielectric layer. A second conductive column is in a peripheral region. The second conductive column extends from the top surface of the dielectric layer down into the dielectric layer. The first conductive column and the second conductive column have different heights.

摘要翻译： 集成电路结构包括具有上部和下部的电介质层。 电介质层是层间电介质（ILD）或金属间电介质（IMD）。 相变随机存取存储器（PCRAM）单元包括相变带，其中相变带位于下部并具有比电介质层的顶表面低的顶表面，并且底表面高于底表面 的介电层。 第一导电柱电连接到相变带。 第一导电柱从电介质层的顶表面延伸到介电层中。 第二导电柱位于周边区域中。 第二导电柱从电介质层的顶表面延伸到介电层中。 第一导电柱和第二导电柱具有不同的高度。