公开(公告)号：US07741230B2

公开(公告)日：2010-06-22

申请号：US11501379

申请日：2006-08-08

申请人： Willy Rachmady ,  Jack T. Kavalieros ,  Mark Y. Liu ,  Mark L. Doczy

发明人： Willy Rachmady ,  Jack T. Kavalieros ,  Mark Y. Liu ,  Mark L. Doczy

IPC分类号： H01L21/302

CPC分类号： H01L21/32134 ,  C23F1/02 ,  H01L29/66545

摘要： A highly selective metal wet etchant with an active ingredient comprising one or more types of molecules having two or more oxygen atoms is described. In one embodiment, the wet etchant is utilized to pattern a metal layer in a semiconductor structure. In another embodiment, a highly selective metal wet etchant with an active ingredient comprising one or more types of molecules having two or more oxygen atoms is used to pattern a metal gate electrode in a replacement gate processing scheme.

摘要翻译： 描述了具有包含一种或多种类型的具有两个或更多个氧原子的分子的活性成分的高选择性金属湿蚀刻剂。 在一个实施例中，使用湿蚀刻剂来图案化半导体结构中的金属层。 在另一个实施方案中，使用具有包含一种或多种类型的具有两个或更多个氧原子的分子的活性成分的高度选择性金属湿蚀刻剂以在替换栅极处理方案中对金属栅极电极进行图案化。

公开(公告)号：US09356099B2

公开(公告)日：2016-05-31

申请号：US14334636

申请日：2014-07-17

申请人： Ravi Pillarisetty ,  Benjamin Chu-Kung ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Jack T. Kavalieros ,  Willy Rachmady ,  Niloy Mukherjee ,  Robert S. Chau

发明人： Ravi Pillarisetty ,  Benjamin Chu-Kung ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Jack T. Kavalieros ,  Willy Rachmady ,  Niloy Mukherjee ,  Robert S. Chau

IPC分类号： H01L29/15 ,  H01L29/41 ,  H01L29/78 ,  H01L29/66 ,  H01L29/778 ,  H01L29/775 ,  H01L29/417 ,  H01L29/423 ,  H01L29/51

CPC分类号： H01L29/7784 ,  H01L29/151 ,  H01L29/155 ,  H01L29/201 ,  H01L29/205 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/41775 ,  H01L29/42316 ,  H01L29/4236 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/775 ,  H01L29/7783 ,  H01L29/78

摘要： Techniques are disclosed for providing a low resistance self-aligned contacts to devices formed in a semiconductor heterostructure. The techniques can be used, for example, for forming contacts to the gate, source and drain regions of a quantum well transistor fabricated in III-V and SiGe/Ge material systems. Unlike conventional contact process flows which result in a relatively large space between the source/drain contacts to gate, the resulting source and drain contacts provided by the techniques described herein are self-aligned, in that each contact is aligned to the gate electrode and isolated therefrom via spacer material.

公开(公告)号：US08809836B2

公开(公告)日：2014-08-19

申请号：US13758974

申请日：2013-02-04

申请人： Ravi Pillarisetty ,  Benjamin Chu-Kung ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Jack T. Kavalieros ,  Willy Rachmady ,  Niloy Mukherjee ,  Robert S. Chau

发明人： Ravi Pillarisetty ,  Benjamin Chu-Kung ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Jack T. Kavalieros ,  Willy Rachmady ,  Niloy Mukherjee ,  Robert S. Chau

IPC分类号： H01L29/66

CPC分类号： H01L29/7784 ,  H01L29/151 ,  H01L29/155 ,  H01L29/201 ,  H01L29/205 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/41775 ,  H01L29/42316 ,  H01L29/4236 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/775 ,  H01L29/7783 ,  H01L29/78

摘要： Techniques are disclosed for providing a low resistance self-aligned contacts to devices formed in a semiconductor heterostructure. The techniques can be used, for example, for forming contacts to the gate, source and drain regions of a quantum well transistor fabricated in III-V and SiGe/Ge material systems. Unlike conventional contact process flows which result in a relatively large space between the source/drain contacts to gate, the resulting source and drain contacts provided by the techniques described herein are self-aligned, in that each contact is aligned to the gate electrode and isolated therefrom via spacer material.

摘要翻译： 公开了用于向半导体异质结构中形成的器件提供低电阻自对准触点的技术。 这些技术可以用于例如形成与在III-V和SiGe / Ge材料系统中制造的量子阱晶体管的栅极，源极和漏极区的接触。 不同于在源极/漏极接触到栅极之间的相对大的空间的常规接触工艺流程，由本文所描述的技术提供的所得到的源极和漏极触点是自对准的，因为每个触点与栅电极对准并且被隔离 通过间隔材料。

公开(公告)号：US20130277714A1

公开(公告)日：2013-10-24

申请号：US13977188

申请日：2011-12-09

申请人： Van H. Le ,  Benjamin Chu-Kung ,  Harold Hal W. Kennel ,  Willy Rachmady ,  Ravi Pillarisetty ,  Jack T. Kavalieros

发明人： Van H. Le ,  Benjamin Chu-Kung ,  Harold Hal W. Kennel ,  Willy Rachmady ,  Ravi Pillarisetty ,  Jack T. Kavalieros

IPC分类号： H01L29/78 ,  H01L29/66

CPC分类号： H01L29/0673 ,  H01L21/02532 ,  H01L21/283 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/1054 ,  H01L29/155 ,  H01L29/161 ,  H01L29/165 ,  H01L29/42392 ,  H01L29/66431 ,  H01L29/66477 ,  H01L29/66651 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/7842 ,  H01L29/7849 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/78681 ,  H01L29/78687 ,  H01L29/78696

摘要： Transistor structures having channel regions comprising alternating layers of compressively and tensilely strained epitaxial materials are provided. The alternating epitaxial layers can form channel regions in single and multigate transistor structures. In alternate embodiments, one of the two alternating layers is selectively etched away to form nanoribbons or nanowires of the remaining material. The resulting strained nanoribbons or nanowires form the channel regions of transistor structures. Also provided are computing devices comprising transistors comprising channel regions comprised of alternating compressively and tensilely strained epitaxial layers and computing devices comprising transistors comprising channel regions comprised of strained nanoribbons or nanowires.

摘要翻译： 提供具有包括压缩和拉伸应变外延材料的交替层的沟道区的晶体管结构。 交替的外延层可以在单和多晶体管结构中形成沟道区。 在替代实施例中，两个交替层中的一个被选择性地蚀刻掉以形成剩余材料的纳米带或纳米线。 得到的应变纳米带或纳米线形成晶体管结构的沟道区。 还提供了包括晶体管的计算设备，晶体管包括由交替的压缩和拉伸应变外延层组成的沟道区，以及包括包含由应变纳米带或纳米线组成的沟道区的晶体管的计算器件。

公开(公告)号：US07700470B2

公开(公告)日：2010-04-20

申请号：US11525765

申请日：2006-09-22

申请人： Willy Rachmady ,  Uday Shah ,  Jack T. Kavalieros ,  Brian S. Doyle

发明人： Willy Rachmady ,  Uday Shah ,  Jack T. Kavalieros ,  Brian S. Doyle

IPC分类号： H01L21/3205 ,  H01L21/4763

CPC分类号： H01L21/823842 ,  H01L21/823821 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/66795 ,  H01L29/785

摘要： Embodiments of an apparatus and methods for providing a workfunction metal gate electrode on a substrate with doped metal oxide semiconductor structures are generally described herein. Other embodiments may be described and claimed.

摘要翻译： 在此通常描述用于在具有掺杂金属氧化物半导体结构的衬底上提供功函数金属栅电极的装置和方法的实施例。 可以描述和要求保护其他实施例。

公开(公告)号：US07435683B2

公开(公告)日：2008-10-14

申请号：US11521624

申请日：2006-09-15

申请人： Jack T. Kavalieros ,  Uday Shah ,  Willy Rachmady ,  Brian S. Doyle

发明人： Jack T. Kavalieros ,  Uday Shah ,  Willy Rachmady ,  Brian S. Doyle

IPC分类号： H01L21/461

CPC分类号： H01L29/4983 ,  H01L29/66628 ,  H01L29/66795 ,  H01L29/785 ,  Y10S257/90

摘要： Embodiments of an apparatus and methods for fabricating a spacer on one part of a multi-gate transistor without forming a spacer on another part of the multi-gate transistor are generally described herein. Other embodiments may be described and claimed.

摘要翻译： 这里通常描述用于在多栅极晶体管的一部分上制造间隔物而不在多栅极晶体管的另一部分上形成间隔物的方法的实施例。 可以描述和要求保护其他实施例。

公开(公告)号：US20080157207A1

公开(公告)日：2008-07-03

申请号：US12044225

申请日：2008-03-07

申请人： Willy Rachmady ,  Brian S. Doyle ,  Jack T. Kavalieros ,  Uday Shah

发明人： Willy Rachmady ,  Brian S. Doyle ,  Jack T. Kavalieros ,  Uday Shah

IPC分类号： H01L29/78

CPC分类号： H01L29/78 ,  H01L29/4908 ,  H01L29/66795 ,  H01L29/785

摘要： A method of fabricating a tri-gate semiconductor device comprising a semiconductor body having an upper surface and side surfaces and a metal gate that has an approximately equal thickness on the upper and side surfaces. Embodiments of a tri-gate device with conformal physical vapor deposition workfunction metal on its three-dimensional body are described herein. Other embodiments may be described and claimed.

摘要翻译： 一种制造三栅极半导体器件的方法，包括具有上表面和侧表面的半导体本体和在上表面和侧表面上具有大致相同厚度的金属栅极。 本文描述了具有保形物理气相沉积功能金属的三栅极器件在其三维体上的实施例。 可以描述和要求保护其他实施例。

公开(公告)号：US20080121998A1

公开(公告)日：2008-05-29

申请号：US11521624

申请日：2006-09-15

申请人： Jack T. Kavalieros ,  Uday Shah ,  Willy Rachmady ,  Brian S. Doyle

发明人： Jack T. Kavalieros ,  Uday Shah ,  Willy Rachmady ,  Brian S. Doyle

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/4983 ,  H01L29/66628 ,  H01L29/66795 ,  H01L29/785 ,  Y10S257/90

摘要： Embodiments of an apparatus and methods for fabricating a spacer on one part of a multi-gate transistor without forming a spacer on another part of the multi-gate transistor are generally described herein. Other embodiments may be described and claimed.

公开(公告)号：US20130234113A1

公开(公告)日：2013-09-12

申请号：US13870184

申请日：2013-04-25

申请人： Prashant Majhi ,  Mantu K. Hudait ,  Jack T. Kavalieros ,  Ravi Pillarisetty ,  Marko Radosavljevic ,  Gilbert Dewey ,  Titash Rakshit ,  Willman Tsai

发明人： Prashant Majhi ,  Mantu K. Hudait ,  Jack T. Kavalieros ,  Ravi Pillarisetty ,  Marko Radosavljevic ,  Gilbert Dewey ,  Titash Rakshit ,  Willman Tsai

IPC分类号： H01L29/15

CPC分类号： H01L29/66431 ,  H01L21/28518 ,  H01L21/76802 ,  H01L21/76805 ,  H01L21/76897 ,  H01L29/152 ,  H01L29/165 ,  H01L29/41766 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7848 ,  H01L29/802

摘要： Embodiments described include straining transistor quantum well (QW) channel regions with metal source/drains, and conformal regrowth source/drains to impart a uni-axial strain in a MOS channel region. Removed portions of a channel layer may be filled with a junction material having a lattice spacing different than that of the channel material to causes a uni-axial strain in the channel, in addition to a bi-axial strain caused in the channel layer by a top barrier layer and a bottom buffer layer of the quantum well.

摘要翻译： 所描述的实施例包括具有金属源/漏极的应变晶体管量子阱（QW）沟道区，以及保形再生长源/漏极，以在MOS沟道区中赋予单轴应变。 沟道层的去除部分可以填充具有不同于沟道材料的晶格间隔的结合材料，以在通道中引起单轴应变，以及在沟道层中引起的双轴应变 顶部阻挡层和量子阱的底部缓冲层。

公开(公告)号：US08350291B2

公开(公告)日：2013-01-08

申请号：US13248197

申请日：2011-09-29

申请人： Mantu K. Hudait ,  Ravi Pillarisetty ,  Marko Radosavljevic ,  Gilbert Dewey ,  Jack T. Kavalieros

发明人： Mantu K. Hudait ,  Ravi Pillarisetty ,  Marko Radosavljevic ,  Gilbert Dewey ,  Jack T. Kavalieros

IPC分类号： H01L29/78

CPC分类号： H01L29/785 ,  H01L29/1054 ,  H01L29/66795

摘要： Modulation-doped multi-gate devices are generally described. In one example, an apparatus includes a semiconductor substrate having a surface, one or more buffer films coupled to the surface of the semiconductor substrate, a first barrier film coupled to the one or more buffer films, a multi-gate fin coupled to the first barrier film, the multi-gate fin comprising a source region, a drain region, and a channel region of a multi-gate device wherein the channel region is disposed between the source region and the drain region, a spacer film coupled to the multi-gate fin, and a doped film coupled to the spacer film.

摘要翻译： 通常描述调制掺杂多栅极器件。 在一个示例中，设备包括具有表面的半导体衬底，耦合到半导体衬底的表面的一个或多个缓冲膜，耦合到该一个或多个缓冲膜的第一阻挡膜，耦合到第一 所述多栅极鳍片包括源极区域，漏极区域和多栅极器件的沟道区域，其中所述沟道区域设置在所述源极区域和所述漏极区域之间，间隔膜耦合到所述多栅极器件， 栅极鳍片以及耦合到间隔膜的掺杂膜。