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    Multiple data rate memory interface architecture
    63.
    发明授权
    Multiple data rate memory interface architecture 有权
    多数据速率存储器接口架构

    公开(公告)号：US07504855B1

    公开(公告)日：2009-03-17

    申请号：US11672438

    申请日：2007-02-07

    申请人： Andy L. Lee ,  Brian D. Johnson

    发明人： Andy L. Lee ,  Brian D. Johnson

    IPC分类号： H03K19/173 ,  G11C7/00

    CPC分类号： G11C7/10 ,  H03K19/17744

    摘要： The present invention provides a DQS bus for implementing high speed multiple-data-rate interface architectures in programmable logic devices. The DQS bus has a balanced tree structure between at least one data strobe circuit and a plurality of I/O register blocks.

    摘要翻译： 本发明提供了一种用于在可编程逻辑器件中实现高速多数据速率接口架构的DQS总线。 DQS总线在至少一个数据选通电路和多个I / O寄存器块之间具有平衡树结构。

    Precise phase shifting using a DLL controlled, multi-stage delay chain
    64.
    发明授权
    Precise phase shifting using a DLL controlled, multi-stage delay chain 有权
    使用DLL控制的多级延迟链进行精确的相移

    公开(公告)号：US07234069B1

    公开(公告)日：2007-06-19

    申请号：US10799409

    申请日：2004-03-12

    申请人： Brian D. Johnson

    发明人： Brian D. Johnson

    IPC分类号： G06F1/12 ,  G06F13/42 ,  G06F1/04

    CPC分类号： G11C5/025 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/1093 ,  G11C7/22 ,  G11C7/222 ,  G11C2207/105 ,  G11C2207/108 ,  H03L7/0805 ,  H03L7/0814 ,  H03L7/091

    摘要： Circuits, methods, and apparatus that provide a precise phase shift for a read strobe or other signal. One embodiment provides a read strobe delay line including a series of delay elements, where inputs or outputs of at least some of delay elements are received by a multiplexer. One input of this multiplexer is selected as the read strobe signal. Further precision adjustment may be made in the delay of the read strobe signal by using a delay line in a reference delay-locked loop, where that delay line also includes a series of delay elements, and inputs or outputs of at least some of the delay elements are multiplexed.

    摘要翻译： 为读选通信号或其他信号提供精确相移的电路，方法和装置。 一个实施例提供了一种读选通延迟线，其包括一系列延迟元件，其中至少一些延迟元件的输入或输出由多路复用器接收。 该多路复用器的一个输入被选择作为读选通信号。 可以通过在参考延迟锁定环路中使用延迟线来在读取选通信号的延迟中进行进一步的精确度调整，其中该延迟线还包括一系列延迟元件，以及至少一些延迟元件的输入或输出 元件被复用。

    Daisy chaining of serial I/O interface on stacking devices
    65.
    发明授权
    Daisy chaining of serial I/O interface on stacking devices 有权
    串行I / O接口的菊花链在堆叠设备上

    公开(公告)号：US07173340B2

    公开(公告)日：2007-02-06

    申请号：US10919768

    申请日：2004-08-16

    申请人： Binling Zhou ,  James L. Todsen ,  Brian D. Johnson

    发明人： Binling Zhou ,  James L. Todsen ,  Brian D. Johnson

    IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L23/34 ,  H01L21/00 ,  H05K7/00

    CPC分类号： H01L23/50 ,  H01L24/48 ,  H01L24/49 ,  H01L25/0657 ,  H01L2224/05554 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/49113 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/10161 ,  H01L2924/14 ,  H01L2924/181 ,  H03K19/1732 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

    摘要： A bottom die and a top die stacked on the bottom die are configured to provide a daisy chain function. Both die include an input/output function control bonding pad (20G), a first bonding pad (20C) controllable to function as either an input or an output, and a second bonding pad (20E) controllable to function as either an output or an electrically floating pad in response to a corresponding input/output function control signal. The top die (30) is stacked on the bottom die (20) and the first bonding pad (20C) of the bottom die (20) is wire bonded to the first bonding pad (30C) of the top die (30). A first reference voltage (VDD) on the function control bonding pad of the bottom die configures its first bonding pad as an output and its second bonding pad as electrically floating, and a second reference voltage (VSS) on the function control bonding pad of the top die configures its first bonding pad as an input and its second bonding pad as an output, to thereby provide the daisy chain function.

    摘要翻译： 堆叠在底模上的底模和顶模配置成提供菊花链功能。 两个管芯包括输入/​​输出功能控制焊盘（20G），可控制用作输入或输出的第一焊盘（20C）和可控制用作两者的第二焊盘（20E） 输出或电浮动焊盘，以响应相应的输入/输出功能控制信号。 顶模（30）堆叠在底模（20）上，并且底模（20）的第一焊盘（20C）被引线接合到顶模（30）的第一焊盘（30C） 。 在底模的功能控制焊盘上的第一参考电压（VDD）将其第一焊盘作为输出，并且其第二焊盘作为电浮置，并且在第二焊盘上的第二参考电压（VSS） 顶部管芯将其第一焊盘作为输入并将其第二焊盘配置为输出，从而提供菊花链功能。

    Routing architecture for a programmable logic device
    66.
    发明授权
    Routing architecture for a programmable logic device 失效
    可编程逻辑器件的路由架构

    公开(公告)号：US06970014B1

    公开(公告)日：2005-11-29

    申请号：US10623709

    申请日：2003-07-21

    申请人： David M. Lewis ,  Paul Leventis ,  Andy L. Lee ,  Brian D. Johnson ,  Richard Cliff ,  Srinivas T. Reddy ,  Christopher F. Lane ,  Cameron R. McClintock ,  Vaughn Betz ,  Chris Wysocki ,  Alexander R. Marquardt

    发明人： David M. Lewis ,  Paul Leventis ,  Andy L. Lee ,  Brian D. Johnson ,  Richard Cliff ,  Srinivas T. Reddy ,  Christopher F. Lane ,  Cameron R. McClintock ,  Vaughn Betz ,  Chris Wysocki ,  Alexander R. Marquardt

    IPC分类号： H03K19/177

    CPC分类号： H03K19/17736

    摘要： An embodiment of this invention pertains to a 3-sided routing architecture to interconnect function blocks, such as logic array blocks (“LABs”), within a programmable logic device (“PLD”). In the 3-sided routing architecture, inputs and outputs on a first side of a function block connect to a first channel, and inputs and outputs on a second side of the function block connect to a second channel where the second side is opposite the first side. Inputs and outputs on a third side of the function block connect to a third channel. A fourth channel associated with a fourth side of the function block, the fourth side opposite the third side, is coupled only to the first channel and the second channel. In one configuration, the inputs and outputs on each of the first side, the second side, and the third side have an equal number of inputs and outputs. In this configuration, each of the first channel, the second channel, and the third channel have the same width. In another configuration, the number of pins on one of the first side, the second side, or the third side differs from the number of pins on another one of those sides.

    摘要翻译： 本发明的实施例涉及在可编程逻辑器件（“PLD”）内互连诸如逻辑阵列块（“LAB”）的功能块的3边路由架构。 在三面路由架构中，功能块第一侧的输入和输出连接到第一通道，功能块第二侧上的输入和输出连接到第二通道，其中第二侧与第一通道相反 侧。 功能块第三侧的输入和输出连接到第三个通道。 与功能块的第四侧相关联的与第三侧相反的第四侧的第四通道仅耦合到第一通道和第二通道。 在一种配置中，第一侧，第二侧和第三侧中的每一个上的输入和输出具有相等数量的输入和输出。 在该配置中，第一通道，第二通道和第三通道中的每一个具有相同的宽度。 在另一种构造中，第一侧，第二侧或第三侧中的一个上的引脚数目与另一侧上的引脚数不同。

    Multifunction memory array in a programmable logic device
    67.
    发明授权
    Multifunction memory array in a programmable logic device 有权
    可编程逻辑器件中的多功能存储器阵列

    公开(公告)号：US06356110B1

    公开(公告)日：2002-03-12

    申请号：US09675727

    申请日：2000-09-29

    申请人： Srinivas T. Reddy ,  Brian D. Johnson ,  Christopher F. Lane ,  Ketan H. Zaveri

    发明人： Srinivas T. Reddy ,  Brian D. Johnson ,  Christopher F. Lane ,  Ketan H. Zaveri

    IPC分类号： H01L2501

    CPC分类号： H03K19/1776 ,  H03K19/17728

    摘要： A logic array block (LAB) that is programmably selectively configurable for use as a multifunction memory array is provided. The LAB is configurable for operation in at least two modes: in a first mode, each logic element within the LAB is individually configurable to perform logic functions; in a second mode, the logic elements are collectively usable as a multifunction memory array. The multifunction memory array may be addressed on a LAB-wide basis with separate read and write addresses, such that it may be configured to implement a variety of memory schemes, including first-in-first-out (FIFO) memory and random access memory (RAM).

    摘要翻译： 提供了可编程选择性地配置用作多功能存储器阵列的逻辑阵列块（LAB）。 LAB可配置为至少两种模式运行：在第一种模式下，LAB内的每个逻辑单元均可单独配置以执行逻辑功能; 在第二模式中，逻辑元件可共同用作多功能存储器阵列。 多功能存储器阵列可以在具有单独的读和写地址的基于LAB的基础上寻址，使得其可以被配置为实现各种存储器方案，包括先进先出（FIFO）存储器和随机存取存储器 （随机存取存储器）。