公开(公告)号：US20090298256A1

公开(公告)日：2009-12-03

申请号：US12132233

申请日：2008-06-03

申请人： Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

发明人： Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

IPC分类号： H01L21/76

CPC分类号： H01L21/7682

摘要： A semiconductor package including an interconnect air gap and method for making the same. The semiconductor package includes a dielectric layer, a metallic interconnect, an air gap disposed between the dielectric layer and interconnect, and a spacer interspersed between the metallic interconnect and air gap. The metallic interconnect is laterally supported by and isolated from the air gap by the spacer. A method for making the same is also provided.

摘要翻译： 一种包括互连气隙的半导体封装及其制造方法。 半导体封装包括电介质层，金属互连，设置在电介质层和互连之间的空气间隙和散布在金属互连和气隙之间的间隔物。 金属互连由间隔件横向支撑并与气隙隔离。 还提供了制造该方法的方法。

公开(公告)号：US20070015365A1

公开(公告)日：2007-01-18

申请号：US11181433

申请日：2005-07-14

申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Hsueh-Chung Chen ,  Shin-Puu Jeng ,  Jian-Hong Lin ,  Chih-Tao Lin ,  Shih-Hsun Hsu

发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Hsueh-Chung Chen ,  Shin-Puu Jeng ,  Jian-Hong Lin ,  Chih-Tao Lin ,  Shih-Hsun Hsu

IPC分类号： H01L21/461

CPC分类号： H01L21/3212 ,  H01L21/31053

摘要： In one embodiment, the disclosure relates to a method and apparatus for inserting dummy patterns in sparsely populated portions of a metal layer. The dummy pattern counters the effects of variations of pattern density in a semiconductor layout which can cause uneven post-polish film thickness. An algorithm according to one embodiment of the disclosure determines the size and location of the dummy patterns based on the patterns in the metal layer by first surrounding the metal structure with small dummy pattern and then filling any remaining voids with large dummy patterns.

公开(公告)号：US08749020B2

公开(公告)日：2014-06-10

申请号：US11716206

申请日：2007-03-09

申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Shih-Hsun Hsu

发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Shih-Hsun Hsu

IPC分类号： H01L29/00

CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit structure is provided. The integrated circuit structure includes a semiconductor substrate; a dielectric layer over the semiconductor substrate; a metal fuse in the dielectric layer; a dummy pattern adjacent the metal fuse; and a metal line in the dielectric layer, wherein a thickness of the metal fuse is substantially less than a thickness of the metal line.

摘要翻译： 提供集成电路结构。 集成电路结构包括半导体衬底; 半导体衬底上的电介质层; 电介质层中的金属保险丝; 与金属保险丝相邻的虚拟图案; 以及介电层中的金属线，其中金属熔丝的厚度基本上小于金属线的厚度。

公开(公告)号：US08618673B2

公开(公告)日：2013-12-31

申请号：US13539775

申请日：2012-07-02

申请人： Benson Liu ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

发明人： Benson Liu ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

IPC分类号： H01L23/52 ,  H01L23/48 ,  H01L29/40

CPC分类号： H01L25/0657 ,  H01L2224/16225 ,  H01L2224/48227 ,  H01L2225/06555 ,  H01L2225/06589 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2224/0401

摘要： A package structure includes a substrate, a first die and at least one second die. The substrate includes a first pair of parallel edges and a second pair of parallel edges. The first die is mounted over the substrate. The first die includes a third pair of parallel edges and a fourth pair of parallel edges, wherein the third pair of parallel edges and the fourth pair of parallel edges are not parallel to the first pair of parallel edges and the second pair of parallel edges, respectively. The at least one second die is mounted over the first die.

摘要翻译： 封装结构包括衬底，第一管芯和至少一个第二管芯。 衬底包括第一对平行边缘和第二对平行边缘。 第一个模具安装在基板上。 第一管芯包括第三对平行边缘和第四对平行边缘，其中第三对平行边缘和第四对平行边缘不平行于第一对平行边缘和第二对平行边缘， 分别。 至少一个第二管芯安装在第一管芯上。

公开(公告)号：US08203209B2

公开(公告)日：2012-06-19

申请号：US12813763

申请日：2010-06-11

申请人： Chen-Hua Yu ,  Shin-Puu Jeng ,  Hao-Yi Tsai ,  Hsien-Wei Chen

发明人： Chen-Hua Yu ,  Shin-Puu Jeng ,  Hao-Yi Tsai ,  Hsien-Wei Chen

IPC分类号： H01L23/498

CPC分类号： H01L24/11 ,  H01L23/3192 ,  H01L2224/0401 ,  H01L2224/05006 ,  H01L2224/05124 ,  H01L2224/05139 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05166 ,  H01L2224/05184 ,  H01L2224/05552 ,  H01L2224/05572 ,  H01L2224/05655 ,  H01L2224/13006 ,  H01L2224/13099 ,  H01L2224/16225 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2924/00014 ,  H01L2924/013

摘要： An integrated circuit structure includes a semiconductor substrate, and an active device formed at a front surface of the semiconductor substrate. A bond pad is over the front surface of the semiconductor substrate. The bond pad has a first dimension in a first direction parallel to the front surface of the semiconductor substrate. A bump ball is over the bond pad, wherein the bump ball has a diameter in the first direction, and wherein an enclosure of the first dimension and the diameter is greater than about −1 μm.

摘要翻译： 集成电路结构包括半导体衬底和形成在半导体衬底的前表面的有源器件。 接合焊盘在半导体衬底的前表面之上。 接合焊盘在与半导体基板的前表面平行的第一方向上具有第一尺寸。 凸块球在接合垫上方，其中凸块球具有在第一方向上的直径，并且其中第一尺寸和直径的外壳大于约-1μm。

公开(公告)号：US07679384B2

公开(公告)日：2010-03-16

申请号：US11811135

申请日：2007-06-08

申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

IPC分类号： G01R31/26

CPC分类号： G01R31/2884 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit parametric testline providing increased test pattern areas is disclosed. The testline comprises a dielectric layer over a substrate, a plurality of probe pads over the dielectric layer, and a first device under test (DUT) formed in the testline in a space underlying the probe pads. The testline may also include a second DUT, which is formed in a space underlying the probe pads overlying the first DUT in an overlaying configuration. The testline may further include a polygon shaped probe pad structure providing an increased test pattern area between adjacent probe pads.

摘要翻译： 公开了一种提供增加的测试图案区域的集成电路参数测试线。 测试线包括衬底上的电介质层，电介质层上的多个探针焊盘，以及形成在探针焊盘下方空间中的测试线中的第一被测器件（DUT）。 测试线还可以包括第二DUT，其以覆盖配置形成在覆盖第一DUT的探针焊盘下方的空间中。 测试线还可以包括多边形形状的探针焊盘结构，其提供相邻探针焊盘之间增加的测试图案区域。

公开(公告)号：US20100052065A1

公开(公告)日：2010-03-04

申请号：US12391821

申请日：2009-02-24

申请人： Carlos H. Diaz ,  Yi-Ming Sheu ,  Anson Wang ,  Kong-Beng Thei ,  Sheng-Chen Chung ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Harry Hak-Lay Chuang ,  Shin-Puu Jeng

发明人： Carlos H. Diaz ,  Yi-Ming Sheu ,  Anson Wang ,  Kong-Beng Thei ,  Sheng-Chen Chung ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Harry Hak-Lay Chuang ,  Shin-Puu Jeng

IPC分类号： H01L27/092

CPC分类号： H01L21/823807 ,  H01L21/823828 ,  H01L27/0207 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/7848

摘要： The present disclosure provides an integrated circuit. The integrated circuit includes a semiconductor substrate having an active region; at least one operational device on the active region, wherein the operational device include a strained channel; and at least one first dummy gate disposed at a side of the operational device and on the active region.

摘要翻译： 本发明提供集成电路。 集成电路包括具有有源区的半导体衬底; 所述活动区域上的至少一个操作装置，其中所述操作装置包括应变通道; 以及设置在所述操作装置的一侧和所述有源区域上的至少一个第一伪栅极。

公开(公告)号：US20080157315A1

公开(公告)日：2008-07-03

申请号：US11619095

申请日：2007-01-02

申请人： Benson Liu ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

发明人： Benson Liu ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

IPC分类号： H01L23/02

CPC分类号： H01L25/0657 ,  H01L2224/16225 ,  H01L2224/48227 ,  H01L2225/06555 ,  H01L2225/06589 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2224/0401

摘要： A package structure includes a substrate, a first die and at least one second die. The substrate includes a first pair of parallel edges and a second pair of parallel edges. The first die is mounted over the substrate. The first die includes a third pair of parallel edges and a fourth pair of parallel edges, wherein the third pair of parallel edges and the fourth pair of parallel edges are not parallel to the first pair of parallel edges and the second pair of parallel edges, respectively. The at least one second die is mounted over the first die.

摘要翻译： 封装结构包括衬底，第一管芯和至少一个第二管芯。 衬底包括第一对平行边缘和第二对平行边缘。 第一个模具安装在基板上。 第一管芯包括第三对平行边缘和第四对平行边缘，其中第三对平行边缘和第四对平行边缘不平行于第一对平行边缘和第二对平行边缘， 分别。 至少一个第二管芯安装在第一管芯上。

公开(公告)号：US07235424B2

公开(公告)日：2007-06-26

申请号：US11181433

申请日：2005-07-14

申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Hsueh-Chung Chen ,  Shin-Puu Jeng ,  Jian-Hong Lin ,  Chih-Tao Lin ,  Shih-Hsun Hsu

发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Hsueh-Chung Chen ,  Shin-Puu Jeng ,  Jian-Hong Lin ,  Chih-Tao Lin ,  Shih-Hsun Hsu

IPC分类号： H01L21/00

CPC分类号： H01L21/3212 ,  H01L21/31053

摘要： In one embodiment, the disclosure relates to a method and apparatus for inserting dummy patterns in sparsely populated portions of a metal layer. The dummy pattern counters the effects of variations of pattern density in a semiconductor layout which can cause uneven post-polish film thickness. An algorithm according to one embodiment of the disclosure determines the size and location of the dummy patterns based on the patterns in the metal layer by first surrounding the metal structure with small dummy pattern and then filling any remaining voids with large dummy patterns.

摘要翻译： 在一个实施例中，本发明涉及一种用于在金属层的稀疏填充部分中插入虚拟图案的方法和装置。 虚拟图案反映了可能导致不均匀的后抛光膜厚度的半导体布局中的图案密度变化的影响。 根据本公开的一个实施例的算法基于金属层中的图案来确定虚拟图案的尺寸和位置，首先以小的虚拟图案围绕金属结构，然后用大的虚拟图案填充任何剩余的空隙。

公开(公告)号：US08373254B2

公开(公告)日：2013-02-12

申请号：US12181663

申请日：2008-07-29

申请人： Hsien-Wei Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai

发明人： Hsien-Wei Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai

IPC分类号： H01L21/302 ,  H01L23/58

CPC分类号： H01L23/49811 ,  H01L21/78 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

摘要： A crack prevention structure that reduces integrated circuit corner peeling and reduces cracking is disclosed. The crack prevention structure comprises a semiconductor substrate; a first plurality of dielectric layers of a first material disposed over the semiconductor substrate; a second plurality of dielectric layers of a second material different than the first material, disposed on the first plurality of dielectric layers, wherein the first plurality of dielectric layers and the second plurality of dielectric layers meet at an interface; and a plurality of metal structures and a plurality of via structures formed through the interface of the first plurality of dielectric layers and the second plurality of dielectric layers.

摘要翻译： 公开了一种减少集成电路角剥离并减少开裂的防裂结构。 防裂结构包括半导体衬底; 设置在所述半导体衬底上的第一材料的第一多个电介质层; 设置在所述第一多个电介质层上的第二材料的不同于所述第一材料的第二多个电介质层，其中所述第一多个电介质层和所述第二多个电介质层在界面处相交; 以及通过所述第一多个介电层和所述第二多个电介质层的界面形成的多个金属结构体和多个通孔结构。