公开(公告)号：US07848153B2

公开(公告)日：2010-12-07

申请号：US12194414

申请日：2008-08-19

申请人： Michael Bruennert ,  Peter Gregorius ,  Georg Braun ,  Andreas Gaertner ,  Hermann Ruckerbauer ,  George William Alexander ,  Johannes Stecker

发明人： Michael Bruennert ,  Peter Gregorius ,  Georg Braun ,  Andreas Gaertner ,  Hermann Ruckerbauer ,  George William Alexander ,  Johannes Stecker

IPC分类号： G11C16/06

CPC分类号： G11C11/4097 ,  G11C5/025 ,  H01L2224/0554 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： Memory devices and memory modules are disclosed. In one embodiment, a memory device includes a semiconductor substrate having a first edge and a second edge opposed to the first edge. A plurality of memory banks is disposed at a central portion of the semiconductor substrate, each memory bank including a plurality of memory cells. A plurality of input/output contacts is disposed between the first edge and the memory banks. Delay locked loop circuitry is disposed adjacent the first edge. A plurality of address and command contacts is disposed between the second edge and the memory banks.

摘要翻译： 公开了存储器件和存储器模块。 在一个实施例中，存储器件包括具有第一边缘和与第一边缘相对的第二边缘的半导体衬底。 多个存储体设置在半导体衬底的中心部分，每个存储体包括多个存储单元。 多个输入/输出触点设置在第一边缘和存储体之间。 延迟锁定环电路设置在第一边缘附近。 多个地址和命令触点设置在第二边缘和存储体之间。

公开(公告)号：US20100074038A1

公开(公告)日：2010-03-25

申请号：US12234312

申请日：2008-09-19

申请人： Hermann Ruckerbauer ,  Michael Bruennert ,  Ullrich Menczigar ,  Christian Mueller ,  Sitt Tontisirin ,  Georg Braun ,  Dominique Savignac

发明人： Hermann Ruckerbauer ,  Michael Bruennert ,  Ullrich Menczigar ,  Christian Mueller ,  Sitt Tontisirin ,  Georg Braun ,  Dominique Savignac

IPC分类号： G11C7/10 ,  H01L21/66 ,  H01L23/538

CPC分类号： G11C7/1048 ,  G11C7/1006 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1078 ,  G11C7/1084 ,  G11C29/70 ,  H01L2224/16145

摘要： A memory die, including a memory array, a memory array data terminal and a data bus that includes a first sub bus and a second sub bus is disclosed. A first bi-directional buffer arranged between the memory array data terminal and the first sub bus and a second bi-directional buffer arranged between the memory array data terminal and the second sub bus is also disclosed. The first and second bi-directional buffers are adapted to couple the first sub bus or the second sub bus to the memory array data terminal at a time.

摘要翻译： 公开了包括存储器阵列，存储器阵列数据终端和包括第一子总线和第二子总线的数据总线的存储器管芯。 还公开了布置在存储器阵列数据终端和第一子总线之间的第一双向缓冲器和布置在存储器阵列数据终端和第二副总线之间的第二双向缓冲器。 第一和第二双向缓冲器一次适于将第一子总线或第二子总线耦合到存储器阵列数据终端。

公开(公告)号：US20090144583A1

公开(公告)日：2009-06-04

申请号：US11947320

申请日：2007-11-29

申请人： Michael Bruennert ,  Chistoph Bilger ,  Peter Gregorius ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

发明人： Michael Bruennert ,  Chistoph Bilger ,  Peter Gregorius ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

IPC分类号： G06F11/00

CPC分类号： G11C29/789 ,  G11C29/44 ,  G11C29/4401 ,  G11C29/76 ,  G11C29/846 ,  G11C2029/0407 ,  G11C2029/0409 ,  G11C2029/1208 ,  G11C2229/726

摘要： The invention provides a memory circuit comprising a plurality of storage cells for storing data and redundant spare storage cells for replacing defective storage cells, and a memory access logic for accessing said storage cells connected to a replacement setting register which is writeable during operation of said memory circuit to store replacement settings.

摘要翻译： 本发明提供了一种存储电路，包括用于存储数据的多个存储单元和用于替换有缺陷的存储单元的冗余备用存储单元，以及存储器访问逻辑，用于访问连接到替换设置寄存器的存储单元，所述替换设置寄存器可在所述存储器 电路存储更换设置。

公开(公告)号：US20090040861A1

公开(公告)日：2009-02-12

申请号：US12180814

申请日：2008-07-28

申请人： Hermann Ruckerbauer

发明人： Hermann Ruckerbauer

IPC分类号： G11C8/08 ,  G11C8/00

CPC分类号： G11C8/12 ,  G11C8/08

摘要： A memory apparatus includes at least two memory devices, each memory device including at least one memory bank. A method of operating the memory apparatus includes receiving a row activation command generated by a memory controller, wherein the row activation command includes a bank address. The method also includes activating a word line in a bank of one of the memory devices based on the row activation command, wherein the bank address is used to select the memory device.

摘要翻译： 存储装置包括至少两个存储器件，每个存储器件包括至少一个存储体。 操作存储装置的方法包括接收由存储器控制器产生的行激活命令，其中行激活命令包括存储体地址。 该方法还包括基于行激活命令来激活存储器设备之一的存储体中的字线，其中存储体地址用于选择存储器件。

公开(公告)号：US07447805B2

公开(公告)日：2008-11-04

申请号：US10792408

申请日：2004-03-03

申请人： Georg Braun ,  Hermann Ruckerbauer

发明人： Georg Braun ,  Hermann Ruckerbauer

IPC分类号： G06F13/00 ,  G06F13/38 ,  G06F3/00 ,  G06F5/00 ,  G06F12/00

CPC分类号： G06F13/1673 ,  G06F12/0215 ,  G06F12/0862 ,  G06F2212/6022

摘要： A buffer chip having a first data interface for receiving a data item which is to be written and for sending a data item which has been read, having a conversion unit for parallelizing the received data item and for serializing the data item which is to be sent, having a second data interface for writing the parallelized data item to a memory arrangement via a memory data bus and for receiving the data item read from the memory arrangement via the memory data bus; having a write buffer storage for buffer-storing the data item which is to be written, having a control unit in order, after reception of a data item which is to be written via the first data interface in line with a write command, to interrupt the data from being written from the write buffer storage via the second data interface upon a subsequent read command.

摘要翻译： 一种具有第一数据接口的缓冲器芯片，用于接收要写入的数据项，并且用于发送已经被读取的数据项，具有用于并行化所接收的数据项的转换单元，并且用于串行化要发送的数据项 ，具有用于经由存储器数据总线将并行化数据项写入存储器装置的第二数据接口，以及用于经由存储器数据总线接收从存储器装置读取的数据项; 具有用于缓冲存储要写入的数据项的写缓冲存储器，具有按顺序具有控制单元，在接收到要经由第一数据接口写入的数据项以符合写命令之后，中断 在随后的读取命令时，经由第二数据接口从写缓冲存储器写入的数据。

公开(公告)号：US07411843B2

公开(公告)日：2008-08-12

申请号：US11226448

申请日：2005-09-15

申请人： Hermann Ruckerbauer ,  Christian Weiss ,  Ralf Schledz ,  Johannes Stecker

发明人： Hermann Ruckerbauer ,  Christian Weiss ,  Ralf Schledz ,  Johannes Stecker

IPC分类号： G11C7/00

CPC分类号： G11C5/063

摘要： A semiconductor memory arrangement for operation in a data memory system with at least one semiconductor memory chip for the storage of user data includes a memory controller for control of the at least one semiconductor memory chip, and at least one unidirectional signal line bus for control and address signals connected with the memory controller and branching at least once. The at least once branching bus directly connecting at least one semiconductor memory chip with the memory controller and connecting the semiconductor memory chips among each other.

摘要翻译： 一种用于在具有用于存储用户数据的至少一个半导体存储器芯片的数据存储器系统中操作的半导体存储器装置包括用于控制至少一个半导体存储器芯片的存储器控​​制器和用于控制的至少一个单向信号线总线， 与存储器控制器连接的地址信号并至少分支一次。 所述至少一次分支总线将至少一个半导体存储器芯片与存储器控制器直接连接并将半导体存储器芯片彼此连接。

公开(公告)号：US07397684B2

公开(公告)日：2008-07-08

申请号：US11226447

申请日：2005-09-15

申请人： Hermann Ruckerbauer ,  Ralf Schledz ,  Johannes Stecker ,  Dominique Savignac ,  Georg Braun

发明人： Hermann Ruckerbauer ,  Ralf Schledz ,  Johannes Stecker ,  Dominique Savignac ,  Georg Braun

IPC分类号： G11C5/06

CPC分类号： G11C5/063 ,  G06F13/1668

摘要： A semiconductor memory array for operation in a data storage system with at least one semiconductor memory chip for the storage of user data and one memory controller for control of the at least one semiconductor memory chip includes at least one unidirectional, serial signal line bus for control and address signals connected with the memory controller, directly connecting at least one semiconductor memory chip with the memory controller and serially connecting with each other the semiconductor memory chips among each other by 1-point-to-1-point connections.

摘要翻译： 一种用于在具有用于存储用户数据的至少一个半导体存储器芯片和用于控制至少一个半导体存储器芯片的一个存储器控制器的数据存储系统中操作的半导体存储器阵列包括至少一个用于控制的单向串行信号线总线 以及与存储器控制器连接的地址信号，将至少一个半导体存储器芯片与存储器控制器直接连接，并且通过1点到1点连接彼此串联连接半导体存储器芯片。

公开(公告)号：US07383416B2

公开(公告)日：2008-06-03

申请号：US11130412

申请日：2005-05-17

申请人： Peter Oeschay ,  Hermann Ruckerbauer

发明人： Peter Oeschay ,  Hermann Ruckerbauer

IPC分类号： G06F12/00

CPC分类号： G06F12/0676 ,  G11C5/066 ,  G11C8/12

摘要： A method for setting an address of a rank in a memory module having a number of memory chips distributed along a byte lane includes setting the first memory chip of the byte lane to have a first rank address, generating a second rank address therein from the first rank address, and driving the second rank address to a second one of the memory chips. Alternatively, the first rank address may be driven to the second memory chip, and then, a second rank address is generated in that second memory chip. Further, the second memory chip is set to have the second rank address in response to the driving the second/first rank address. A power-up sequence after voltage supply, or command signals sent via a serial management bus or the command address bus can be used to initiate the setting of ranks. The rank addresses are re-driven to adjacent memory chips by DQ-lines along a byte lane.

摘要翻译： 一种用于设置具有沿着字节通道分配的存储器芯片数量的存储器模块中的等级地址的方法，包括：将字节通道的第一存储器芯片设置为具有第一等级地址，从第一级地址生成第二等级地址 并且将第二等级地址驱动到第二个存储器芯片。 或者，第一等级地址可以被驱动到第二存储器芯片，然后在该第二存储器芯片中产生第二等级地址。 此外，响应于驱动第二/第一等级地址，将第二存储器芯片设置为具有第二等级地址。 通过串行管理总线或命令地址总线发送电源后的上电序列，或命令信号可以用来启动等级的设置。 等级地址沿着字节通道被DQ线重新驱动到相邻的存储器芯片。

公开(公告)号：US20070057695A1

公开(公告)日：2007-03-15

申请号：US11226456

申请日：2005-09-15

申请人： Hermann Ruckerbauer ,  Peter Gregorius

发明人： Hermann Ruckerbauer ,  Peter Gregorius

IPC分类号： H03K19/0175

CPC分类号： G11C11/4096 ,  G06F13/4077 ,  G11C7/1066

摘要： A semiconductor memory chip includes a re-drive unit for re-driving electrical signals to at least one semiconductor memory chip connected thereto. The re-drive unit includes a direct line connection between two connecting nodes, i.e., one input terminal and one output terminal of the semiconductor memory chip.

摘要翻译： 半导体存储器芯片包括用于将电信号重新驱动到连接到其上的至少一个半导体存储器芯片的重新驱动单元。 重新驱动单元包括两个连接节点之间的直接线路连接，即半导体存储器芯片的一个输入端子和一个输出端子。

公开(公告)号：US20070028146A1

公开(公告)日：2007-02-01

申请号：US11495230

申请日：2006-07-28

申请人： Hermann Ruckerbauer

发明人： Hermann Ruckerbauer

IPC分类号： G06F11/00 ,  H04L1/00

CPC分类号： G11C7/1051 ,  G11C7/1063 ,  G11C7/24 ,  G11C11/4078 ,  G11C11/4093

摘要： A method for operating a semiconductor memory device system, and a semiconductor memory device system are disclosed. In one embodiment, the system includes a memory device and a control means connected with the memory device via a bus system, wherein a single signal line or a single signal line pair of the bus system is provided for the transmission of a status signal that signalizes that control data are to be transmitted from the memory device to the control means, or from the control means to the memory device.

摘要翻译： 公开了一种用于操作半导体存储器件系统的方法和半导体存储器件系统。 在一个实施例中，该系统包括存储器件和经由总线系统与存储器件连接的控制装置，其中提供总线系统的单个信号线或单个信号线对，用于发送信号的状态信号 该控制数据将从存储装置发送到控制装置，或从控制装置发送到存储装置。