公开(公告)号：US08143610B2

公开(公告)日：2012-03-27

申请号：US12653428

申请日：2009-12-14

申请人： Jae-Hyun Park ,  Jae-Hee Oh ,  Sung-Ho Eun

发明人： Jae-Hyun Park ,  Jae-Hee Oh ,  Sung-Ho Eun

IPC分类号： H01L47/00 ,  H01L29/00 ,  H01L29/06 ,  G11C13/00 ,  G11C11/34

CPC分类号： H01L45/124 ,  H01L27/2409 ,  H01L45/06 ,  H01L45/141 ,  H01L45/1691

摘要： A semiconductor phase-change memory device comprises a data line disposed on a semiconductor substrate and a data storage structure disposed under the data line and having a concave portion extending in a direction along the data line. A data contact structure is configured to contact the data storage structure, and having a lower portion filling the concave portion of the data storage structure and an upper portion surrounding at least a lower portion of the data line. Each of sidewalls of the data storage structure is disposed at substantially the same plane as a corresponding one of sidewalls of the upper portion of the data contact structure.

摘要翻译： 半导体相变存储器件包括设置在半导体衬底上的数据线和设置在数据线下方并具有沿着数据线的方向延伸的凹部的数据存储结构。 数据接触结构被配置为接触数据存储结构，并且具有填充数据存储结构的凹部的下部和围绕数据线的至少下部的上部。 数据存储结构的每个侧壁设置在与数据接触结构的上部的相应侧壁相同的平面上。

公开(公告)号：US20100171090A1

公开(公告)日：2010-07-08

申请号：US12653428

申请日：2009-12-14

申请人： Jae-Hyun Park ,  Jae-Hee Oh ,  Sung-Ho Eun

发明人： Jae-Hyun Park ,  Jae-Hee Oh ,  Sung-Ho Eun

IPC分类号： H01L45/00

CPC分类号： H01L45/124 ,  H01L27/2409 ,  H01L45/06 ,  H01L45/141 ,  H01L45/1691

摘要： A semiconductor phase-change memory device comprises a data line disposed on a semiconductor substrate and a data storage structure disposed under the data line and having a concave portion extending in a direction along the data line. A data contact structure is configured to contact the data storage structure, and having a lower portion filling the concave portion of the data storage structure and an upper portion surrounding at least a lower portion of the data line. Each of sidewalls of the data storage structure is disposed at substantially the same plane as a corresponding one of sidewalls of the upper portion of the data contact structure.

摘要翻译： 半导体相变存储器件包括设置在半导体衬底上的数据线和设置在数据线下方并具有沿着数据线的方向延伸的凹部的数据存储结构。 数据接触结构被配置为接触数据存储结构，并且具有填充数据存储结构的凹部的下部和围绕数据线的至少下部的上部。 数据存储结构的每个侧壁设置在与数据接触结构的上部的相应侧壁相同的平面上。

公开(公告)号：US20100159675A1

公开(公告)日：2010-06-24

申请号：US12644224

申请日：2009-12-22

申请人： Ji-Hyun JEONG ,  Jae-Hee OH ,  Jae-Hyun PARK

发明人： Ji-Hyun JEONG ,  Jae-Hee OH ,  Jae-Hyun PARK

IPC分类号： H01L21/28

CPC分类号： H01L45/06 ,  G11C13/0004 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1683

摘要： A method of fabricating a nonvolatile memory device includes; forming a first sacrificial layer pattern including a first open area that extends in a first direction on a lower dielectric layer, forming a pre-lower dielectric layer pattern including a recess that extends in the first direction using the first sacrificial layer pattern, forming a second sacrificial layer pattern including a second open area that extends in a second direction on the pre-lower dielectric layer pattern and the first sacrificial layer pattern, wherein the second open area intersects the first open area, forming a lower dielectric layer pattern including contact holes spaced apart in the recess using the first sacrificial layer pattern and second sacrificial layer pattern, wherein the contact holes extend to a bottom of the lower dielectric layer pattern, and forming a bottom electrode in the contact hole.

摘要翻译： 一种制造非易失性存储器件的方法包括： 形成第一牺牲层图案，所述第一牺牲层图案包括在下电介质层上沿第一方向延伸的第一开口区域，形成包括使用所述第一牺牲层图案沿所述第一方向延伸的凹部的预下介电层图案，形成第二牺牲层图案 牺牲层图案包括在预下电介质层图案和第一牺牲层图案上沿第二方向延伸的第二开口区域，其中第二开口区域与第一开放区域相交，形成包括间隔开的接触孔的下介电层图案 在使用第一牺牲层图案和第二牺牲层图案的凹部中分开，其中接触孔延伸到下介电层图案的底部，并且在接触孔中形成底部电极。

公开(公告)号：US20100038624A1

公开(公告)日：2010-02-18

申请号：US12603860

申请日：2009-10-22

申请人： Se-Ho Lee ,  Jae-Hee Oh ,  Jae-Hyun Park

发明人： Se-Ho Lee ,  Jae-Hee Oh ,  Jae-Hyun Park

IPC分类号： H01L45/00

CPC分类号： H01L27/101 ,  H01L27/24

摘要： In an embodiment, a memory device, with a highly integrated cell structure, includes a mold insulating layer disposed on a semiconductor substrate. At least one conductive line is disposed on the mold insulating layer. Data storage elements self-aligned with the conductive line are interposed between the conductive line and the mold insulating layer. In this case, each of the data storage elements may include a resistor pattern and a barrier pattern, which are sequentially stacked, and the resistor pattern may be self-aligned with the barrier pattern.

摘要翻译： 在一个实施例中，具有高度集成的单元结构的存储器件包括设置在半导体衬底上的模具绝缘层。 在模具绝缘层上设置至少一根导线。 与导线自对准的数据存储元件插入在导线和模绝缘层之间。 在这种情况下，每个数据存储元件可以包括顺序堆叠的电阻器图案和阻挡图案，并且电阻器图案可以与屏障图案自对准。

公开(公告)号：US07612360B2

公开(公告)日：2009-11-03

申请号：US11782682

申请日：2007-07-25

申请人： Kwang-woo Lee ,  Jae-hee Oh ,  Chang-wook Jeong

发明人： Kwang-woo Lee ,  Jae-hee Oh ,  Chang-wook Jeong

IPC分类号： H01L29/04

CPC分类号： H01L45/144 ,  G11C13/0004 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1675

摘要： An integrated circuit memory cell includes a substrate having a first semiconductor region of first conductivity type (e.g., N-type) therein, which may define a portion of a word line within the substrate. An electrically insulating layer is provided on the substrate. The electrically insulating layer has an opening therein that extends opposite a recess in the first semiconductor region. A first insulating spacer is provided on a sidewall of the recess in the first semiconductor region. A diode is provided in the opening. The diode has a first terminal electrically coupled to a bottom of the recess in the first semiconductor region. A variable resistivity material region (e.g., phase-changeable material region) is also provided. The variable resistivity material region is electrically coupled to a second terminal of the diode.

摘要翻译： 集成电路存储单元包括其中具有第一导电类型的第一半导体区域（例如，N型）的衬底，其可以限定衬底内的字线的一部分。 在基板上设置电绝缘层。 电绝缘层在其中具有与第一半导体区域中的凹部相对的开口。 第一绝缘间隔件设置在第一半导体区域中的凹部的侧壁上。 在开口中设置一个二极管。 二极管具有电耦合到第一半导体区域中的凹部的底部的第一端子。 还提供了可变电阻率材料区域（例如，相变材料区域）。 可变电阻率材料区域电耦合到二极管的第二端子。

公开(公告)号：US07442602B2

公开(公告)日：2008-10-28

申请号：US11389996

申请日：2006-03-27

申请人： Jae-Hyun Park ,  Jae-Hee Oh ,  Se-Ho Lee ,  Won-Cheol Jeong

发明人： Jae-Hyun Park ,  Jae-Hee Oh ,  Se-Ho Lee ,  Won-Cheol Jeong

IPC分类号： H01L21/8234

CPC分类号： H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/1675

摘要： Integrated circuit devices are provided having a vertical diode therein. The devices include an integrated circuit substrate and an insulating layer on the integrated circuit substrate. A contact hole penetrates the insulating layer. A vertical diode is in a lower region of the contact hole and a bottom electrode in the contact hole has a bottom surface on a top surface of the vertical diode. The bottom electrode is self-aligned with the vertical diode. A top surface area of the bottom electrode is less than a horizontal section area of the contact hole. Methods of forming the integrated circuit devices and phase change memory cells are also provided.

摘要翻译： 在其中提供具有垂直二极管的集成电路器件。 这些器件包括集成电路衬底和集成电路衬底上的绝缘层。 接触孔穿透绝缘层。 垂直二极管位于接触孔的下部区域中，接触孔中的底部电极在垂直二极管的顶面具有底面。 底部电极与垂直二极管自对准。 底部电极的顶表面积小于接触孔的水平截面面积。 还提供了形成集成电路器件和相变存储器单元的方法。

公开(公告)号：US20070080421A1

公开(公告)日：2007-04-12

申请号：US11428500

申请日：2006-07-03

申请人： Se-Ho LEE ,  Jae-Hee OH ,  Jae-Hyun PARK

发明人： Se-Ho LEE ,  Jae-Hee OH ,  Jae-Hyun PARK

IPC分类号： H01L27/095 ,  H01L29/47 ,  H01L29/812 ,  H01L31/07 ,  H01L31/108 ,  H01L21/8242

CPC分类号： H01L27/101 ,  H01L27/24

摘要： In an embodiment, a memory device, with a highly integrated cell stricture, includes a mold insulating layer disposed on a semiconductor substrate. At least one conductive line is disposed on the mold insulating layer. Data storage elements self-aligned with the conductive line are interposed between the conductive line and the mold insulating layer. In this case, each of the data storage elements may include a resistor pattern and a barrier pattern, which are sequentially stacked, and the resistor pattern may be self-aligned with the barrier pattern.

摘要翻译： 在一个实施例中，具有高度集成的单元结构的存储器件包括设置在半导体衬底上的模具绝缘层。 在模具绝缘层上设置至少一根导线。 与导线自对准的数据存储元件插入在导线和模绝缘层之间。 在这种情况下，每个数据存储元件可以包括顺序堆叠的电阻器图案和阻挡图案，并且电阻器图案可以与阻挡图案自对准。

公开(公告)号：US06486531B2

公开(公告)日：2002-11-26

申请号：US09834445

申请日：2001-04-12

申请人： Jae-hee Oh

发明人： Jae-hee Oh

IPC分类号： H01L2352

CPC分类号： H01L27/10894 ,  H01L21/76802 ,  H01L27/10814 ,  H01L27/10882

摘要： A contact structure in a semiconductor device and a method of forming the same are provided. The contact structure includes a lower interconnection having a capacitor upper electrode of memory cells; an interlayer dielectric layer formed on the lower interconnection and having a contact hole that exposes a portion of the lower interconnection; and an upper interconnection formed on the interlayer dielectric layer and electrically connected to the lower interconnection through the contact hole. The lower portion of the lower interconnection has a larger width than the bottom of the contact hole and extends downward or below the bottom of the contact hole so that the lower interconnection has a T-shape in cross-section. With these structures, the lower interconnection can be prevented from being pierced when the contact holes are formed. Consequently, stable and uniform contact resistance can be obtained.

摘要翻译： 提供半导体器件中的接触结构及其形成方法。 接触结构包括具有存储器单元的电容器上电极的下互连件; 形成在所述下互连件上并具有露出所述下互连部分的接触孔的层间绝缘层; 以及形成在层间电介质层上并通过接触孔电连接到下互连件的上互连。 下部互连件的下部具有比接触孔的底部更大的宽度，并且在接触孔的底部下方或下方延伸，使得下部互连件的横截面具有T形形状。 利用这些结构，当形成接触孔时，可以防止下部互连件被刺穿。 因此，可以获得稳定且均匀的接触电阻。

公开(公告)号：US08518790B2

公开(公告)日：2013-08-27

申请号：US13692329

申请日：2012-12-03

申请人： Jung-in Kim ,  Jae-Hee Oh ,  Hyunho Kim ,  Ji-Hyun Jeong

发明人： Jung-in Kim ,  Jae-Hee Oh ,  Hyunho Kim ,  Ji-Hyun Jeong

IPC分类号： H01L21/02

CPC分类号： H01L45/16 ,  H01L27/1021 ,  H01L27/24

摘要： A variable resistance memory device, and a method of forming the same. The method may include forming a lower electrode on a substrate, stacking a first etch stop layer and a second etch stop layer on the substrate, forming an insulating layer on the second etch stop layer, forming a recessing region to expose the lower electrode by patterning the insulating layer and the first and second etch stop layer, forming a variable resistance material layer in the recess region, and forming an upper electrode on the variable resistance material layer. The first etch stop layer can have an etching selectivity with respect to the second etch stop layer.

摘要翻译： 一种可变电阻存储器件及其形成方法。 该方法可以包括在衬底上形成下电极，在衬底上堆叠第一蚀刻停止层和第二蚀刻停止层，在第二蚀刻停止层上形成绝缘层，形成凹陷区域以通过图案曝光下电极 绝缘层和第一和第二蚀刻停止层，在凹陷区域中形成可变电阻材料层，并在可变电阻材料层上形成上电极。 第一蚀刻停止层可以相对于第二蚀刻停止层具有蚀刻选择性。

公开(公告)号：US08384060B2

公开(公告)日：2013-02-26

申请号：US12273140

申请日：2008-11-18

申请人： Kyung-Chang Ryoo ,  Jae-Hee Oh ,  Jung-Hoon Park ,  Hyeong-Jun Kim ,  Dong-Won Lim

发明人： Kyung-Chang Ryoo ,  Jae-Hee Oh ,  Jung-Hoon Park ,  Hyeong-Jun Kim ,  Dong-Won Lim

IPC分类号： H01L47/00 ,  H01L29/06 ,  H01L21/02 ,  H01L21/336 ,  G11C11/00

CPC分类号： H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144

摘要： Provided is a resistive memory device that can be integrated with a high integration density and method of forming the same. In an embodiment, a bit line is formed of copper using a damascene technique, and when the copper bit line, a copper stud may be formed around the copper bit line.

摘要翻译： 提供了可以以高集成度密度集成的电阻式存储器件及其形成方法。 在一个实施例中，使用大马士革技术由铜形成位线，并且当铜位线可以围绕铜位线形成铜螺柱时。