公开(公告)号：US08786310B1

公开(公告)日：2014-07-22

申请号：US13588647

申请日：2012-08-17

申请人： Weiguang Lu ,  Paige A. Kolze ,  William W. Stiehl ,  Robert M. Balzli, Jr. ,  Carl M. Stern ,  Chen W. Tseng

发明人： Weiguang Lu ,  Paige A. Kolze ,  William W. Stiehl ,  Robert M. Balzli, Jr. ,  Carl M. Stern ,  Chen W. Tseng

IPC分类号： H01L25/00 ,  H03K19/173 ,  G06F7/38 ,  G06F17/50

CPC分类号： G06F7/38 ,  G06F17/5027 ,  H01L25/00 ,  H01L2924/0002 ,  H03K19/173 ,  H03K19/17756 ,  H03K19/1776 ,  H01L2924/00

摘要： Approaches for partially reconfiguring a frame are disclosed. In one approach, a circuit arrangement includes programmable resources, frames of configuration memory cells, and partial configuration control memory cells. Each frame includes a plurality of subsets of configuration memory cells, and each subset configures one of the programmable resources. Each partial configuration control memory cell is coupled to a respective one of the subsets. Responsive to a first partial bitstream that includes a quantity of configuration data for all the subsets of configuration cells of a first frame of the plurality of frames, each subset of the configuration memory cells of the first frame is configurable or not configurable responsive to the state of the associated partial configuration control memory cell.

摘要翻译： 公开了部分重新配置帧的方法。 在一种方法中，电路装置包括可编程资源，配置存储单元的帧和部分配置控制存储单元。 每个帧包括配置存储器单元的多个子集，并且每个子集配置可编程资源之一。 每个部分配置控制存储器单元耦合到相应的一个子集。 响应于第一部分比特流，其包括多个帧的第一帧的配置单元的所有子集的配置数据量，第一帧的配置存储器单元的每个子集可配置或不可配置，以响应于状态 的相关部分配置控制存储单元。

公开(公告)号：US08522185B1

公开(公告)日：2013-08-27

申请号：US13366839

申请日：2012-02-06

申请人： Robert M. Balzli, Jr.

发明人： Robert M. Balzli, Jr.

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F2217/06

摘要： Approaches for placement and routing of a circuit design are disclosed. Two or more modules of a circuit design are assigned to respective regions of a programmable integrated circuit. Placement and routing constraints are created for non-global resources of two or more modules of the circuit design. The placement and routing constraints restrict placement and routing of non-global resources of each of the two or more modules to respective regions of a programmable IC. Each non-global resource is used by at most one of the two or more modules. The two or more modules are placed. In response to the one of the placed circuit elements not being placed within the assigned region, the routing constraint on the one of the circuit elements is removed. The circuit design is routed.

摘要翻译： 公开了电路设计的放置和布线的方法。 电路设计的两个或多个模块被分配给可编程集成电路的相应区域。 为电路设计的两个或多个模块的非全局资源创建放置和路由约束。 放置和布线约束将两个或多个模块中的每一个的非全局资源的布局和路由限制到可编程IC的相应区域。 每个非全局资源由两个或更多个模块中的至少一个使用。 放置两个或更多个模块。 响应于所放置的电路元件中的一个未被放置在分配区域内，去除了电路元件之一上的路由约束。 电路设计路由。

公开(公告)号：US6150841A

公开(公告)日：2000-11-21

申请号：US326140

申请日：1999-06-06

申请人： Om P. Agrawal ,  Claudia A. Stanley ,  Xiaojie (Warren) He ,  Chong M. Lee ,  Robert M. Balzli, Jr. ,  Larry R. Metzger ,  Kerry A. Ilgenstein

发明人： Om P. Agrawal ,  Claudia A. Stanley ,  Xiaojie (Warren) He ,  Chong M. Lee ,  Robert M. Balzli, Jr. ,  Larry R. Metzger ,  Kerry A. Ilgenstein

IPC分类号： H03K19/177

CPC分类号： H03K19/17728

摘要： An improved CPLD includes a plurality of macrocell modules (MM's) where each MM can receive a relatively large number of independent inputs (at least 80) and can generate at least 5 different product term signals (PT's) therefrom. All 5 PT's may be used for generating a local sum-of-products (SoP). Any of the 5 PT's may be stolen (steered-away) to instead provide a local control for its macrocell module. Each module includes a local SoS-producing gate that can produce a sums-of-sums signal (SoS) that represents a Boolean sum of one or more of the local SoP signal, of SoP signals of neighboring macrocell modules, and of SoS signals of neighboring macrocell modules. Simple allocation and super-allocation may be used to produce sums-of-sums signals of relatively large, one-pass function depth, such as 160PT's in one pass.

摘要翻译： 改进的CPLD包括多个宏单元模块（MM），其中每个MM可以接收相对大量的独立输入（至少80个），并且可以从其产生至少5个不同的产品项信号（PT）。 所有5个PT可用于生成本地产品总和（SoP）。 5个PT中的任何一个可能被窃取（转向），而是为其宏小区模块提供本地控制。 每个模块包括一个本地产生SoS的门，它可以产生一个总和信号（SoS），它们表示相邻宏单元模块的SoP信号中的一个或多个本地SoP信号的布尔和，以及SoS信号的SoS信号 相邻的宏单元模块。 可以使用简单的分配和超分配来产生相对较大的一遍函数深度的和和信号，例如一次通过中的160PT。

公开(公告)号：US08633730B1

公开(公告)日：2014-01-21

申请号：US13588435

申请日：2012-08-17

申请人： Chen W. Tseng ,  Weiguang Lu ,  William W. Stiehl ,  Robert M. Balzli, Jr. ,  Carl M. Stern ,  Aditya Chaubal ,  Derrick S. Woods

发明人： Chen W. Tseng ,  Weiguang Lu ,  William W. Stiehl ,  Robert M. Balzli, Jr. ,  Carl M. Stern ,  Aditya Chaubal ,  Derrick S. Woods

IPC分类号： H03K19/173 ,  H03K19/177 ,  G06F1/24 ,  G06F17/50

CPC分类号： H03K19/17768 ,  G06F1/24 ,  G06F1/3287 ,  H03K19/17708 ,  Y02D10/171 ,  Y02D50/20

摘要： When a first sub-circuit of a programmable integrated circuit (“IC”) is to be deactivated, a global write enable (GWE) signal is deasserted. In response to deassertion of the GWE signal and a first memory cell associated with the first sub-circuit being in a first state, flip-flops in the first sub-circuit are disabled from changing state. In response to memory cells associated with sub-circuits other than the first sub-circuit being in a second state, flip-flops in the other sub-circuits are enabled to change state. When the first sub-circuit is to be activated, the GWE signal is asserted. Logic implemented by the first sub-circuit is preserved between the deasserting and the asserting of the GWE signal. In response to assertion of the GWE signal and the first memory cell associated with the first sub-circuit being in the first state, flip-flops in the first sub-circuit are enabled to change state.

摘要翻译： 当可编程集成电路（“IC”）的第一子电路要被去激活时，全局写使能（GWE）信号被断言。 响应于GWE信号的取消取消和与第一子电路处于第一状态相关联的第一存储单元，第一子电路中的触发器被禁止改变状态。 响应于与第一子电路以外的子电路相关联的存储器单元处于第二状态，其他子电路中的触发器能够改变状态。 当第一个子电路被激活时，GWE信号被断言。 由第一子电路实现的逻辑在GWE信号的解除和断言之间得以保留。 响应于GWE信号的断言和与第一子电路处于第一状态相关联的第一存储单元，第一子电路中的触发器能够改变状态。