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    Method of forming dislocation filter in merged SOI and non-SOI chips
    4.
    发明授权
    Method of forming dislocation filter in merged SOI and non-SOI chips 失效
    在合并SOI和非SOI芯片中形成位错滤波器的方法

    公开(公告)号：US06486043B1

    公开(公告)日：2002-11-26

    申请号：US09652711

    申请日：2000-08-31

    申请人： Robert Hannon ,  Herbert L. Ho ,  Subramanian Iyer ,  S. Sundar Kumar Iyer

    发明人： Robert Hannon ,  Herbert L. Ho ,  Subramanian Iyer ,  S. Sundar Kumar Iyer

    IPC分类号： H01L2120

    CPC分类号： H01L21/76264 ,  H01L21/76267 ,  H01L21/76283

    摘要： A method for forming a semiconductor devices structure includes providing a semiconductor substrate, forming a deep trench continuously in the substrate to separate a first region from a second region, and then forming a silicon-on-insulator region in the first region while maintaining a non-silicon-on-insulator region in the second region. The deep trench has a depth which is at least as deep as the depth of the buried oxide in the substrate. The invention also includes a device structure resulting from the method.

    摘要翻译： 一种用于形成半导体器件结构的方法包括提供半导体衬底，在衬底中连续形成深沟槽以将第一区域与第二区域分离，然后在第一区域中形成绝缘体上硅区域，同时保持非 - - 第二区域中的绝缘体上硅区域。 深沟槽的深度至少与衬底中的掩埋氧化物的深度一样深。 本发明还包括由该方法得到的装置结构。

    Metal-insulator-metal (MIM) capacitor with deep trench (DT) structure and method in a silicon-on-insulator (SOI)
    5.
    发明授权
    Metal-insulator-metal (MIM) capacitor with deep trench (DT) structure and method in a silicon-on-insulator (SOI) 有权
    具有深沟槽（DT）结构的金属绝缘体金属（MIM）电容器和绝缘体上硅（SOI）

    公开(公告)号：US08946045B2

    公开(公告)日：2015-02-03

    申请号：US13457601

    申请日：2012-04-27

    申请人： John E. Barth, Jr. ,  Herbert L. Ho ,  Babar A. Khan ,  Kirk D. Peterson

    发明人： John E. Barth, Jr. ,  Herbert L. Ho ,  Babar A. Khan ,  Kirk D. Peterson

    IPC分类号： H01L21/02 ,  H01L21/8242 ,  H01L29/02

    CPC分类号： H01L28/40 ,  H01L21/84 ,  H01L27/1203 ,  H01L28/91 ,  H01L29/66181 ,  H01L29/945

    摘要： A structure forming a metal-insulator-metal (MIM) trench capacitor is disclosed. The structure comprises a multi-layer substrate having a metal layer and at least one dielectric layer. A trench is etched into the substrate, passing through the metal layer. The trench is lined with a metal material that is in contact with the metal layer, which comprises a first node of a capacitor. A dielectric material lines the metal material in the trench. The trench is filled with a conductor. The dielectric material that lines the metal material separates the conductor from the metal layer and the metal material lining the trench. The conductor comprises a second node of the capacitor.

    摘要翻译： 公开了形成金属 - 绝缘体 - 金属（MIM）沟槽电容器的结构。 该结构包括具有金属层和至少一个电介质层的多层基底。 沟槽被蚀刻到衬底中，穿过金属层。 沟槽衬有与金属层接触的金属材料，金属层包括电容器的第一节点。 电介质材料将沟槽中的金属材料排列。 沟槽填充有导体。 将金属材料排列的电介质材料将导体与金属层和衬套在沟槽上的金属材料分开。 导体包括电容器的第二节点。

    Work function engineering for eDRAM MOSFETs
    7.
    发明授权
    Work function engineering for eDRAM MOSFETs 有权
    eDRAM MOSFET的工作功能工程

    公开(公告)号：US08372721B2

    公开(公告)日：2013-02-12

    申请号：US13343850

    申请日：2012-01-05

    申请人： Xiangdong Chen ,  Herbert L. Ho ,  Geng Wang

    发明人： Xiangdong Chen ,  Herbert L. Ho ,  Geng Wang

    IPC分类号： H01L21/336

    CPC分类号： H01L27/105 ,  H01L27/1052 ,  H01L27/10894 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517

    摘要： Embedded DRAM MOSFETs including an array NFET having a gate stack comprising a high-K dielectric layer upon which is deposited a first metal oxide layer (CD1) then a conductive layer (TiN), and then a polysilicon layer (Poly). A logic PFET having substantially the same gate stack as the array NFET, and a logic NFET having a third gate stack comprising the high-K dielectric layer upon which is deposited the conductive layer (TiN) and then the polysilicon layer (Poly), without the first metal oxide layer (CD1) between the high-K dielectric layer and the conductive layer (TiN). The array NFET may therefore have a higher gate stack work function than the logic NFET, but substantially the same gate stack work function as the logic PFET.

    摘要翻译： 嵌入式DRAM MOSFET包括阵列NFET，其具有包括高K电介质层的栅极堆叠，在其上沉积第一金属氧化物层（CD1），然后沉积导电层（TiN），然后沉积多晶硅层（Poly）。 具有与阵列NFET基本相同的栅极叠层的逻辑PFET，以及具有第三栅极堆叠的逻辑NFET，其包括高K电介质层，在其上沉积导电层（TiN），然后沉积多晶硅层（Poly） 高K电介质层与导电层（TiN）之间的第一金属氧化物层（CD1）。 因此，阵列NFET可以具有比逻辑NFET更高的栅极堆叠功函数，但是与逻辑PFET基本上相同的栅极堆叠功能。

    Deep trench capacitor in a SOI substrate having a laterally protruding buried strap
    8.
    发明授权
    Deep trench capacitor in a SOI substrate having a laterally protruding buried strap 有权
    SOI衬底中的深沟槽电容器具有横向突出的埋入带

    公开(公告)号：US08198169B2

    公开(公告)日：2012-06-12

    申请号：US12974451

    申请日：2010-12-21

    申请人： MaryJane Brodsky ,  Kangguo Cheng ,  Herbert L. Ho ,  Paul C. Parries ,  Kevin R. Winstel

    发明人： MaryJane Brodsky ,  Kangguo Cheng ,  Herbert L. Ho ,  Paul C. Parries ,  Kevin R. Winstel

    IPC分类号： H01L21/425

    CPC分类号： H01L29/66181 ,  H01L21/84 ,  H01L27/1087

    摘要： A deep trench is formed to a depth midway into a buried insulator layer of a semiconductor-on-insulator (SOI) substrate. A top semiconductor layer is laterally recessed by an isotropic etch that is selective to the buried insulator layer. The deep trench is then etched below a bottom surface of the buried insulator layer. Ion implantation is performed at an angle into the deep trench to dope the sidewalls of the deep trench beneath the buried insulator layer, while the laterally recessed sidewalls of the top semiconductor layer are not implanted with dopant ions. A node dielectric and trench fill materials are deposited into the deep trench. A buried strap has an upper buried strap sidewall that is offset from a lower buried strap sidewall and a deep trench sidewall.

    摘要翻译： 深沟槽形成在绝缘体上半导体（SOI）衬底的埋入绝缘体层的中间的深度处。 顶部半导体层通过对掩埋绝缘体层有选择性的各向同性蚀刻而横向凹陷。 然后将深沟槽蚀刻在掩埋绝缘体层的底表面下方。 离子注入以一定角度进入深沟槽以掺杂隐埋绝缘体层下面的深沟槽的侧壁，而顶部半导体层的侧向凹入的侧壁不注入掺杂离子。 节点电介质和沟槽填充材料沉积到深沟槽中。 掩埋带具有从下埋置带侧壁和深沟槽侧壁偏移的上掩埋带侧壁。

    Work function engineering for eDRAM MOSFETs
    9.
    发明授权
    Work function engineering for eDRAM MOSFETs 有权
    eDRAM MOSFET的工作功能工程

    公开(公告)号：US08129797B2

    公开(公告)日：2012-03-06

    申请号：US12141311

    申请日：2008-06-18

    申请人： Xiangdong Chen ,  Herbert L. Ho ,  Geng Wang

    发明人： Xiangdong Chen ,  Herbert L. Ho ,  Geng Wang

    IPC分类号： H01L27/088

    CPC分类号： H01L27/105 ,  H01L27/1052 ,  H01L27/10894 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517

    摘要： Embedded DRAM MOSFETs including an array NFET having a gate stack comprising a high-K dielectric layer upon which is deposited a first metal oxide layer (CD1) then a conductive layer (TiN), and then a polysilicon layer (Poly). A logic PFET having substantially the same gate stack as the array NFET, and a logic NFET having a third gate stack comprising the high-K dielectric layer upon which is deposited the conductive layer (TiN) and then the polysilicon layer (Poly), without the first metal oxide layer (CD1) between the high-K dielectric layer and the conductive layer (TiN). The array NFET may therefore have a higher gate stack work function than the logic NFET, but substantially the same gate stack work function as the logic PFET.

    摘要翻译： 嵌入式DRAM MOSFET包括阵列NFET，其具有包括高K电介质层的栅极堆叠，在其上沉积第一金属氧化物层（CD1），然后沉积导电层（TiN），然后沉积多晶硅层（Poly）。 具有与阵列NFET基本相同的栅极叠层的逻辑PFET，以及具有第三栅极堆叠的逻辑NFET，其包括高K电介质层，在其上沉积导电层（TiN），然后沉积多晶硅层（Poly） 高K电介质层与导电层（TiN）之间的第一金属氧化物层（CD1）。 因此，阵列NFET可以具有比逻辑NFET更高的栅极堆叠功函数，但是与逻辑PFET基本上相同的栅极堆叠功能。

    Deep trench capacitor and method
    10.
    发明授权
    Deep trench capacitor and method 有权
    深沟槽电容器及方法

    公开(公告)号：US07951666B2

    公开(公告)日：2011-05-31

    申请号：US11872970

    申请日：2007-10-16

    申请人： Herbert L. Ho ,  Steven M. Shank

    发明人： Herbert L. Ho ,  Steven M. Shank

    IPC分类号： H01L21/8242

    CPC分类号： H01L29/945 ,  H01L29/66181

    摘要： Disclosed herein are embodiments of a deep trench capacitor structure and a method of forming the structure that incorporates a buried capacitor plate contact that is simultaneously formed using an adjacent deep trench. This configuration eliminates the need for additional photolithographic processing, thereby, optimizing process windows. This configuration further eliminates the need to form the deep trench capacitor through an N-doped diffusion region connector and, thereby, allows for greater design flexibility when connecting the deep trench capacitor to another integrated circuit structure (e.g., a memory cell or decoupling capacitor array). Also, disclosed herein are embodiments of another integrated circuit structure and method, and more specifically, a memory cell (e.g., a static random access memory (SRAM) cell)) and method of forming the memory cell that incorporates one or more of these deep trench capacitors in order to minimize or eliminate soft errors.

    摘要翻译： 这里公开了深沟槽电容器结构的实施例以及形成结构的方法，该结构包括使用相邻的深沟槽同时形成的埋入电容器板接触。 该配置消除了对附加光刻处理的需要，从而优化处理窗口。 该配置还消除了通过N掺杂扩散区连接器形成深沟槽电容器的需要，从而当将深沟槽电容器连接到另一集成电路结构（例如，存储器单元或去耦电容器阵列 ）。 此外，本文公开的是另一集成电路结构和方法，更具体地，存储器单元（例如，静态随机存取存储器（SRAM）单元））的实施例）以及形成包含这些深度中的一个或多个的存储器单元的方法 沟槽电容器，以减少或消除软错误。