公开(公告)号：US06403151B1

公开(公告)日：2002-06-11

申请号：US09552164

申请日：2000-04-18

申请人： Bradley Marc Davis ,  Craig William Christian ,  Allen Lewis Evans

发明人： Bradley Marc Davis ,  Craig William Christian ,  Allen Lewis Evans

IPC分类号： B05D506

CPC分类号： C23C16/52

摘要： A method is used by a semiconductor processing tool. The method comprises forming a first layer above a substrate layer, and forming an inorganic bottom antireflective coating layer above the first layer by introducing at least two gases at a preselected ratio into the semiconductor processing tools. A signal indicating that the semiconductor processing tool has been serviced is received, and the ratio of the gases is varied in response to receiving the signal to control optical parameters of the bottom antireflective coating layer to enhance subsequent photolithographic processes.

摘要翻译： 半导体处理工具使用一种方法。 该方法包括在基底层上形成第一层，以及通过以预定比例将至少两种气体引入半导体加工工具中，在第一层之上形成无机底部抗反射涂层。 接收到指示已经维修半导体处理工具的信号，并且气体的比例响应于接收信号而变化，以控制底部抗反射涂层的光学参数，以增强随后的光刻工艺。

公开(公告)号：US08809206B2

公开(公告)日：2014-08-19

申请号：US13022517

申请日：2011-02-07

申请人： Rinji Sugino ,  Bradley Marc Davis ,  Lei Xue ,  Kenichi Ohtsuka

发明人： Rinji Sugino ,  Bradley Marc Davis ,  Lei Xue ,  Kenichi Ohtsuka

IPC分类号： H01L21/31

CPC分类号： H01L21/02271 ,  C23C16/045 ,  C23C16/44 ,  C23C16/56 ,  H01L21/02164 ,  H01L27/11568

摘要： A method for semiconductor device fabrication is provided. The present invention is directed towards using at least one patterned dummy wafer along with one or more product wafers in a film deposition system to create a sidewall layer thickness variation that is substantially uniform across all product wafers. The at least one patterned dummy wafer may have a high density patterned substrate surface with a topography that is different from or substantially similar to a topography of the one or more product wafers. Furthermore, in a batch type Chemical Vapor Deposition (CVD) system, the at least one patterned dummy wafer may be placed near a gas inlet of the CVD system. At least one patterned dummy wafer may be placed near an exhaust of the CVD system. Additionally, the patterned dummy wafers may be reusable in subsequent film deposition processes.

摘要翻译： 提供了半导体器件制造方法。 本发明涉及在膜沉积系统中使用至少一个图案化虚设晶圆以及一个或多个产品晶片，以产生在所有产品晶片上基本均匀的侧壁层厚度变化。 至少一个图案化的虚设晶片可以具有高密度图案化的衬底表面，其具有不同于或基本类似于一个或多个产品晶片的形貌的形貌。 此外，在间歇式化学气相沉积（CVD）系统中，至少一个图案化的虚设晶片可以放置在CVD系统的气体入口附近。 至少一个图案化的虚设晶片可以放置在CVD系统的排气附近。 此外，图案化的虚拟晶片可以在随后的成膜工艺中可重复使用。

公开(公告)号：US20080150006A1

公开(公告)日：2008-06-26

申请号：US11724726

申请日：2007-03-16

申请人： Ming-Sang Kwan ,  Bradley Marc Davis ,  Jean Yee-Mei Yang ,  Zhizheng Liu ,  Yi He

发明人： Ming-Sang Kwan ,  Bradley Marc Davis ,  Jean Yee-Mei Yang ,  Zhizheng Liu ,  Yi He

IPC分类号： H01L21/336 ,  H01L29/792

CPC分类号： H01L29/7923 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/66833

摘要： The present invention pertains to implementing a dual poly process in forming a transistor based memory device. The process allows a first polysilicon layer to be selectively doped subsequent to deposition of the second polysilicon layer. The doping increases the conductivity of the first polysilicon layer which can achieve a more robust charging protection for multi-bit core array and a more uniform distribution of charge.

摘要翻译： 本发明涉及在形成基于晶体管的存储器件中实现双重聚合工艺。 该过程允许在沉积第二多晶硅层之后选择性地掺杂第一多晶硅层。 该掺杂增加了第一多晶硅层的导电性，其可以实现针对多位磁芯阵列的更强鲁棒的充电保护和更均匀的电荷分布。

公开(公告)号：US08652907B2

公开(公告)日：2014-02-18

申请号：US13071385

申请日：2011-03-24

申请人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

发明人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

IPC分类号： H01L21/28 ,  H01L21/8234

CPC分类号： H01L29/4916 ,  H01L21/28044 ,  H01L21/823456 ,  H01L27/11543 ,  H01L27/11546 ,  H01L29/78

摘要： A method of fabricating an integrated circuit including a first region and a second region each having different poly-silicon gate structures is provided. The method includes depositing a first poly-silicon layer over the first and the second region and depositing, within the second region, an oxide layer over the first poly-silicon layer. A second poly-silicon layer is deposited over the first poly-silicon layer and the oxide region. A portion of the second poly-silicon layer that lies over the oxide region is then stripped away.

摘要翻译： 提供一种制造集成电路的方法，该集成电路包括具有不同多晶硅栅极结构的第一区域和第二区域。 该方法包括在第一和第二区域上沉积第一多晶硅层，并在第二区域内在第一多晶硅层上沉积氧化物层。 在第一多晶硅层和氧化物区域上沉积第二多晶硅层。 然后剥离位于氧化物区域上方的第二多晶硅层的一部分。

公开(公告)号：US20120241871A1

公开(公告)日：2012-09-27

申请号：US13071385

申请日：2011-03-24

申请人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

发明人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

IPC分类号： H01L29/788 ,  H01L21/28

CPC分类号： H01L29/4916 ,  H01L21/28044 ,  H01L21/823456 ,  H01L27/11543 ,  H01L27/11546 ,  H01L29/78

摘要： A method of fabricating an integrated circuit including a first region and a second region each having different poly-silicon gate structures is provided. The method includes depositing a first poly-silicon layer over the first and the second region and depositing, within the second region, an oxide layer over the first poly-silicon layer. A second poly-silicon layer is deposited over the first poly-silicon layer and the oxide region. A portion of the second poly-silicon layer that lies over the oxide region is then stripped away.

摘要翻译： 提供一种制造集成电路的方法，该集成电路包括具有不同多晶硅栅极结构的第一区域和第二区域。 该方法包括在第一和第二区域上沉积第一多晶硅层，并在第二区域内在第一多晶硅层上沉积氧化物层。 在第一多晶硅层和氧化物区域上沉积第二多晶硅层。 然后剥离位于氧化物区域上方的第二多晶硅层的一部分。

公开(公告)号：US07553727B2

公开(公告)日：2009-06-30

申请号：US11724726

申请日：2007-03-16

申请人： Ming-Sang Kwan ,  Bradley Marc Davis ,  Jean Yee-Mei Yang ,  Zhizheng Liu ,  Yi He

发明人： Ming-Sang Kwan ,  Bradley Marc Davis ,  Jean Yee-Mei Yang ,  Zhizheng Liu ,  Yi He

IPC分类号： H01L21/8247

CPC分类号： H01L29/7923 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/66833

摘要： The present invention pertains to implementing a dual poly process in forming a transistor based memory device. The process allows a first polysilicon layer to be selectively doped subsequent to deposition of the second polysilicon layer. The doping increases the conductivity of the first polysilicon layer which can achieve a more robust charging protection for multi-bit core array and a more uniform distribution of charge.

摘要翻译： 本发明涉及在形成基于晶体管的存储器件中实现双重聚合工艺。 该过程允许在沉积第二多晶硅层之后选择性地掺杂第一多晶硅层。 该掺杂增加了第一多晶硅层的导电性，其可以实现针对多位磁芯阵列的更强鲁棒的充电保护和更均匀的电荷分布。

公开(公告)号：US09196624B2

公开(公告)日：2015-11-24

申请号：US13545469

申请日：2012-07-10

申请人： Bradley Marc Davis ,  Mark W. Randolph ,  Sung-Yong Chung ,  Hidehiko Shiraiwa

发明人： Bradley Marc Davis ,  Mark W. Randolph ,  Sung-Yong Chung ,  Hidehiko Shiraiwa

IPC分类号： H01L21/336 ,  H01L27/115 ,  H01L21/28

CPC分类号： H01L27/11521 ,  H01L21/28273

摘要： Methods and systems of fabricating a wordline protection structure are described. As described, the wordline protection structure includes a polysilicon structure formed adjacent to a memory core region. The polysilicon structure includes first doped region positioned on a core side of the polysilicon structure and a second doped region positioned on a spine side of the polysilicon structure. An un-doped region positioned between the first and second doped regions. A conductive layer is formed on top of the polysilicon structure and arranged so that it does not contact the un-doped region at either the transition between the first doped region and the un-doped region or the second doped region and un-doped region.

摘要翻译： 描述了制作字线保护结构的方法和系统。 如上所述，字线保护结构包括与存储器核心区域相邻形成的多晶硅结构。 多晶硅结构包括位于多晶硅结构的芯侧的第一掺杂区和位于多晶硅结构的脊侧的第二掺杂区。 位于第一和第二掺杂区域之间的未掺杂区域。 导电层形成在多晶硅结构的顶部，并且被布置成使得其在第一掺杂区域和未掺杂区域或第二掺杂区域和未掺杂区域之间的过渡处不接触未掺杂区域。

公开(公告)号：US20120202355A1

公开(公告)日：2012-08-09

申请号：US13022517

申请日：2011-02-07

申请人： Rinji Sugino ,  Bradley Marc Davis ,  Lei Xue ,  Kenichi Ohtsuka

发明人： Rinji Sugino ,  Bradley Marc Davis ,  Lei Xue ,  Kenichi Ohtsuka

IPC分类号： H01L21/465 ,  H01L21/46

CPC分类号： H01L21/02271 ,  C23C16/045 ,  C23C16/44 ,  C23C16/56 ,  H01L21/02164 ,  H01L27/11568

摘要： A method for semiconductor device fabrication is provided. Embodiments of the present invention are directed towards using at least one patterned dummy wafer along with one or more product wafers in a film deposition system to create a sidewall layer thickness variation that is substantially uniform across all product wafers. The at least one patterned dummy wafer may have a high density patterned substrate surface with a topography that is different from or substantially similar to a topography of the one or more product wafers. Furthermore, in a batch type Chemical Vapor Deposition (CVD) system, the at least one patterned dummy wafer may be placed near a gas inlet of the CVD system. In another embodiment, at least one patterned dummy wafer may be placed near an exhaust of the CVD system. Additionally, the patterned dummy wafers may be reusable in subsequent film deposition processes.

摘要翻译： 提供了半导体器件制造方法。 本发明的实施例涉及在膜沉积系统中使用至少一个图案化虚设晶圆以及一个或多个产品晶片，以产生在所有产品晶片上基本均匀的侧壁层厚度变化。 至少一个图案化的虚设晶片可以具有高密度图案化的衬底表面，其具有不同于或基本类似于一个或多个产品晶片的形貌的形貌。 此外，在间歇式化学气相沉积（CVD）系统中，至少一个图案化的虚设晶片可以放置在CVD系统的气体入口附近。 在另一个实施例中，至少一个图案化虚设晶片可以放置在CVD系统的排气附近。 此外，图案化的虚拟晶片可以在随后的成膜工艺中可重复使用。