公开(公告)号：US08652907B2

公开(公告)日：2014-02-18

申请号：US13071385

申请日：2011-03-24

申请人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

发明人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

IPC分类号： H01L21/28 ,  H01L21/8234

CPC分类号： H01L29/4916 ,  H01L21/28044 ,  H01L21/823456 ,  H01L27/11543 ,  H01L27/11546 ,  H01L29/78

摘要： A method of fabricating an integrated circuit including a first region and a second region each having different poly-silicon gate structures is provided. The method includes depositing a first poly-silicon layer over the first and the second region and depositing, within the second region, an oxide layer over the first poly-silicon layer. A second poly-silicon layer is deposited over the first poly-silicon layer and the oxide region. A portion of the second poly-silicon layer that lies over the oxide region is then stripped away.

摘要翻译： 提供一种制造集成电路的方法，该集成电路包括具有不同多晶硅栅极结构的第一区域和第二区域。 该方法包括在第一和第二区域上沉积第一多晶硅层，并在第二区域内在第一多晶硅层上沉积氧化物层。 在第一多晶硅层和氧化物区域上沉积第二多晶硅层。 然后剥离位于氧化物区域上方的第二多晶硅层的一部分。

公开(公告)号：US20120241871A1

公开(公告)日：2012-09-27

申请号：US13071385

申请日：2011-03-24

申请人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

发明人： Chuan Lin ,  Hidehiko Shiraiwa ,  Bradley Marc Davis ,  Lei Xue ,  Simon S. Chan ,  Kenichi Ohtsuka ,  Angela T. Hui ,  Scott Allan Bell

IPC分类号： H01L29/788 ,  H01L21/28

CPC分类号： H01L29/4916 ,  H01L21/28044 ,  H01L21/823456 ,  H01L27/11543 ,  H01L27/11546 ,  H01L29/78

摘要： A method of fabricating an integrated circuit including a first region and a second region each having different poly-silicon gate structures is provided. The method includes depositing a first poly-silicon layer over the first and the second region and depositing, within the second region, an oxide layer over the first poly-silicon layer. A second poly-silicon layer is deposited over the first poly-silicon layer and the oxide region. A portion of the second poly-silicon layer that lies over the oxide region is then stripped away.

摘要翻译： 提供一种制造集成电路的方法，该集成电路包括具有不同多晶硅栅极结构的第一区域和第二区域。 该方法包括在第一和第二区域上沉积第一多晶硅层，并在第二区域内在第一多晶硅层上沉积氧化物层。 在第一多晶硅层和氧化物区域上沉积第二多晶硅层。 然后剥离位于氧化物区域上方的第二多晶硅层的一部分。

公开(公告)号：US20130023101A1

公开(公告)日：2013-01-24

申请号：US13185390

申请日：2011-07-18

申请人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Chuan Lin ,  Lei Xue ,  Kenichi Ohtsuka ,  Angela Tai Hui

发明人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Chuan Lin ,  Lei Xue ,  Kenichi Ohtsuka ,  Angela Tai Hui

IPC分类号： H01L29/772

CPC分类号： H01L29/6656 ,  H01L21/28282 ,  H01L21/823418 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/11573 ,  H01L29/6653

摘要： A method and manufacture for memory device fabrication is provided. Spacer formation and junction formation is performed on both: a memory cell region in a core section of a memory device in fabrication, and a high-voltage device region in a periphery section of the memory device in fabrication. The spacer formation and junction formation on both the memory cell region and the high-voltage device region includes performing a rapid thermal anneal. After performing the spacer formation and junction formation on both the memory cell region and the high-voltage device region, spacer formation and junction formation is performed on a low-voltage device region in the periphery section.

摘要翻译： 提供了一种用于存储器件制造的方法和制造。 在制造中的存储器件的芯部中的存储单元区域和存储器件的外围部分中的高电压器件区域两者都执行间隔物形成和结形成。 在存储单元区域和高压器件区域上的间隔物形成和结形成包括执行快速热退火。 在对存储单元区域和高压器件区域进行间隔物形成和结形成之后，在周边部分的低电压器件区域上进行间隔物形成和结形成。

公开(公告)号：US08598005B2

公开(公告)日：2013-12-03

申请号：US13185390

申请日：2011-07-18

申请人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Chuan Lin ,  Lei Xue ,  Kenichi Ohtsuka ,  Angela Tai Hui

发明人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Chuan Lin ,  Lei Xue ,  Kenichi Ohtsuka ,  Angela Tai Hui

IPC分类号： H01L29/772

CPC分类号： H01L29/6656 ,  H01L21/28282 ,  H01L21/823418 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/11573 ,  H01L29/6653

摘要： A method and manufacture for memory device fabrication is provided. Spacer formation and junction formation is performed on both: a memory cell region in a core section of a memory device in fabrication, and a high-voltage device region in a periphery section of the memory device in fabrication. The spacer formation and junction formation on both the memory cell region and the high-voltage device region includes performing a rapid thermal anneal. After performing the spacer formation and junction formation on both the memory cell region and the high-voltage device region, spacer formation and junction formation is performed on a low-voltage device region in the periphery section.

摘要翻译： 提供了一种用于存储器件制造的方法和制造。 在制造中的存储器件的芯部中的存储单元区域和存储器件的外围部分中的高电压器件区域两者都执行间隔物形成和结形成。 在存储单元区域和高压器件区域上的间隔物形成和结形成包括执行快速热退火。 在对存储单元区域和高压器件区域进行间隔物形成和结形成之后，在周边部分的低电压器件区域上进行间隔物形成和结形成。

公开(公告)号：US08809206B2

公开(公告)日：2014-08-19

申请号：US13022517

申请日：2011-02-07

申请人： Rinji Sugino ,  Bradley Marc Davis ,  Lei Xue ,  Kenichi Ohtsuka

发明人： Rinji Sugino ,  Bradley Marc Davis ,  Lei Xue ,  Kenichi Ohtsuka

IPC分类号： H01L21/31

CPC分类号： H01L21/02271 ,  C23C16/045 ,  C23C16/44 ,  C23C16/56 ,  H01L21/02164 ,  H01L27/11568

摘要： A method for semiconductor device fabrication is provided. The present invention is directed towards using at least one patterned dummy wafer along with one or more product wafers in a film deposition system to create a sidewall layer thickness variation that is substantially uniform across all product wafers. The at least one patterned dummy wafer may have a high density patterned substrate surface with a topography that is different from or substantially similar to a topography of the one or more product wafers. Furthermore, in a batch type Chemical Vapor Deposition (CVD) system, the at least one patterned dummy wafer may be placed near a gas inlet of the CVD system. At least one patterned dummy wafer may be placed near an exhaust of the CVD system. Additionally, the patterned dummy wafers may be reusable in subsequent film deposition processes.

摘要翻译： 提供了半导体器件制造方法。 本发明涉及在膜沉积系统中使用至少一个图案化虚设晶圆以及一个或多个产品晶片，以产生在所有产品晶片上基本均匀的侧壁层厚度变化。 至少一个图案化的虚设晶片可以具有高密度图案化的衬底表面，其具有不同于或基本类似于一个或多个产品晶片的形貌的形貌。 此外，在间歇式化学气相沉积（CVD）系统中，至少一个图案化的虚设晶片可以放置在CVD系统的气体入口附近。 至少一个图案化的虚设晶片可以放置在CVD系统的排气附近。 此外，图案化的虚拟晶片可以在随后的成膜工艺中可重复使用。

公开(公告)号：US20120202355A1

公开(公告)日：2012-08-09

申请号：US13022517

申请日：2011-02-07

申请人： Rinji Sugino ,  Bradley Marc Davis ,  Lei Xue ,  Kenichi Ohtsuka

发明人： Rinji Sugino ,  Bradley Marc Davis ,  Lei Xue ,  Kenichi Ohtsuka

IPC分类号： H01L21/465 ,  H01L21/46

CPC分类号： H01L21/02271 ,  C23C16/045 ,  C23C16/44 ,  C23C16/56 ,  H01L21/02164 ,  H01L27/11568

摘要： A method for semiconductor device fabrication is provided. Embodiments of the present invention are directed towards using at least one patterned dummy wafer along with one or more product wafers in a film deposition system to create a sidewall layer thickness variation that is substantially uniform across all product wafers. The at least one patterned dummy wafer may have a high density patterned substrate surface with a topography that is different from or substantially similar to a topography of the one or more product wafers. Furthermore, in a batch type Chemical Vapor Deposition (CVD) system, the at least one patterned dummy wafer may be placed near a gas inlet of the CVD system. In another embodiment, at least one patterned dummy wafer may be placed near an exhaust of the CVD system. Additionally, the patterned dummy wafers may be reusable in subsequent film deposition processes.

摘要翻译： 提供了半导体器件制造方法。 本发明的实施例涉及在膜沉积系统中使用至少一个图案化虚设晶圆以及一个或多个产品晶片，以产生在所有产品晶片上基本均匀的侧壁层厚度变化。 至少一个图案化的虚设晶片可以具有高密度图案化的衬底表面，其具有不同于或基本类似于一个或多个产品晶片的形貌的形貌。 此外，在间歇式化学气相沉积（CVD）系统中，至少一个图案化的虚设晶片可以放置在CVD系统的气体入口附近。 在另一个实施例中，至少一个图案化虚设晶片可以放置在CVD系统的排气附近。 此外，图案化的虚拟晶片可以在随后的成膜工艺中可重复使用。

公开(公告)号：US08809936B2

公开(公告)日：2014-08-19

申请号：US11461428

申请日：2006-07-31

申请人： Lei Xue ,  Rinji Sugino ,  YouSeok Suh ,  Hidehiko Shiraiwa ,  Meng Ding ,  Shenqing Fang ,  Joong Jeon

发明人： Lei Xue ,  Rinji Sugino ,  YouSeok Suh ,  Hidehiko Shiraiwa ,  Meng Ding ,  Shenqing Fang ,  Joong Jeon

IPC分类号： H01L29/788

CPC分类号： H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/513

摘要： A memory cell system is provided including forming a first insulator layer over a semiconductor substrate, forming a charge trap layer over the first insulator layer, forming a second insulator layer over the charge trap layer, forming a top blocking intermediate layer over the second insulator layer, and forming a contact layer over the top blocking intermediate layer.

摘要翻译： 提供一种存储单元系统，包括在半导体衬底上形成第一绝缘体层，在第一绝缘体层上形成电荷陷阱层，在电荷陷阱层上形成第二绝缘体层，在第二绝缘体层上形成顶部阻挡中间层 并且在顶部阻挡中间层上形成接触层。

公开(公告)号：US07416940B1

公开(公告)日：2008-08-26

申请号：US11418352

申请日：2006-05-03

申请人： Satoshi Torii ,  Hidehiko Shiraiwa ,  Youseok Suh ,  Lei Xue

发明人： Satoshi Torii ,  Hidehiko Shiraiwa ,  Youseok Suh ,  Lei Xue

IPC分类号： H01L21/336

CPC分类号： H01L27/115 ,  H01L27/11568

摘要： Methods for fabricating a flash memory device are provided. A method comprises forming a plurality of gate stacks overlying a substrate. Each gate stack comprises a charge trapping layer and a control gate. The control gate is a first distance from the substrate. Adjacent gate stacks are a second distance apart. A cell spacer material layer is deposited and is etched to form a spacer about sidewalls of each gate stack. A source/drain impurity doped region is formed adjacent a first gate stack and a last gate stack. The first distance and the second distance are such that, when a voltage is applied to a gate stack during a READ operation, a fringing field is created between the control gate of the gate stack and the substrate and is sufficient to invert a portion of the substrate between the gate stack and an adjacent gate stack.

摘要翻译： 提供了制造闪速存储器件的方法。 一种方法包括形成覆盖衬底的多个栅叠层。 每个栅极堆叠包括电荷捕获层和控制栅极。 控制栅极是离基板的第一距离。 相邻的门堆叠是第二个距离。 沉积电池间隔物材料层并被蚀刻以形成围绕每个栅极叠层的侧壁的间隔物。 在第一栅极堆叠和最后一个栅极堆叠附近形成源极/漏极杂质掺杂区域。 第一距离和第二距离使得当在读取操作期间将电压施加到栅极堆叠时，在栅极堆叠的控制栅极和衬底之间产生边缘场，并且足以将一部分 栅极堆叠和相邻栅极堆叠之间的衬底。

公开(公告)号：US20080083946A1

公开(公告)日：2008-04-10

申请号：US11539984

申请日：2006-10-10

申请人： Shenqing Fang ,  Rinji Sugino ,  Jayendra Bhakta ,  Takashi Orimoto ,  Hiroyuki Nansei ,  Yukio Hayakawa ,  Takayuki Maruyama ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Lei Xue ,  Meng Ding ,  Amol Ramesh Joshi ,  YouSeok Suh ,  Harpreet Sachar

发明人： Shenqing Fang ,  Rinji Sugino ,  Jayendra Bhakta ,  Takashi Orimoto ,  Hiroyuki Nansei ,  Yukio Hayakawa ,  Takayuki Maruyama ,  Hidehiko Shiraiwa ,  Kuo-Tung Chang ,  Lei Xue ,  Meng Ding ,  Amol Ramesh Joshi ,  YouSeok Suh ,  Harpreet Sachar

IPC分类号： H01L29/792 ,  H01L21/8238

CPC分类号： H01L29/792 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11568

摘要： A memory cell system is provided including forming a first insulator layer over a semiconductor substrate, forming a charge trap layer over the first insulator layer, and slot plane antenna plasma oxidizing the charge trap layer for forming a second insulator layer.

摘要翻译： 提供了一种存储单元系统，包括在半导体衬底上形成第一绝缘体层，在第一绝缘体层上形成电荷陷阱层，以及缝隙平面天线等离子体氧化用于形成第二绝缘体层的电荷陷阱层。

公开(公告)号：US20080023750A1

公开(公告)日：2008-01-31

申请号：US11461428

申请日：2006-07-31

申请人： Lei Xue ,  Rinji Sugino ,  YouSeok Suh ,  Hidehiko Shiraiwa ,  Meng Ding ,  Shenqing Fang ,  Joong Jeon

发明人： Lei Xue ,  Rinji Sugino ,  YouSeok Suh ,  Hidehiko Shiraiwa ,  Meng Ding ,  Shenqing Fang ,  Joong Jeon

IPC分类号： H01L29/788

CPC分类号： H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/513

摘要： A memory cell system is provided including forming a first insulator layer over a semiconductor substrate, forming a charge trap layer over the first insulator layer, forming a second insulator layer over the charge trap layer, forming a top blocking intermediate layer over the second insulator layer, and forming a contact layer over the top blocking intermediate layer.

摘要翻译： 提供一种存储单元系统，包括在半导体衬底上形成第一绝缘体层，在第一绝缘体层上形成电荷陷阱层，在电荷陷阱层上形成第二绝缘体层，在第二绝缘体层上形成顶部阻挡中间层 并且在顶部阻挡中间层上形成接触层。