公开(公告)号：US20160189681A1

公开(公告)日：2016-06-30

申请号：US14582972

申请日：2014-12-24

申请人： Bryan R. White ,  Balaji Vembu ,  Murali Ramadoss ,  Altug Koker ,  Aditya Navale

发明人： Bryan R. White ,  Balaji Vembu ,  Murali Ramadoss ,  Altug Koker ,  Aditya Navale

IPC分类号： G09G5/18 ,  G06T1/60 ,  G06T1/20

CPC分类号： G09G5/18 ,  G06T1/20 ,  G09G5/026 ,  G09G5/14 ,  G09G5/363 ,  G09G2320/106 ,  G09G2340/02 ,  G09G2360/121 ,  G09G2360/18 ,  G09G2370/16

摘要： Described herein are technologies related to a ensuring that graphics commands and graphics context are offloading and scheduled for consumption as the commands and graphics context are sent from coherent to non-coherent memory/fabric in a “processor to processor” handoff or transaction.

摘要翻译： 这里描述的是与在“处理器到处理器”切换或事务中的命令和图形上下文从相干到非相干存储器/结构发送相关的确保图形命令和图形上下文被卸载并被调度用于消费的技术。

公开(公告)号：US20140267323A1

公开(公告)日：2014-09-18

申请号：US13851400

申请日：2013-03-27

申请人： Altug Koker ,  Balaji Vembu ,  Murali Ramadoss ,  Aditya Navale

发明人： Altug Koker ,  Balaji Vembu ,  Murali Ramadoss ,  Aditya Navale

IPC分类号： G06T1/60

CPC分类号： G06T1/60 ,  G06F9/485 ,  G06F12/1009 ,  G06F12/128 ,  G06T1/20

摘要： An electronic device is described herein. The electronic device may include a page walker module to receive a page request of a graphics processing unit (GPU). The page walker module may detect a page fault associated with the page request. The electronic device may include a controller, at least partially comprising hardware logic. The controller is to monitor execution of the page request having the page fault. The controller determines whether to suspend execution of a work item at the GPU associated with the page request having the page fault, or to continue execution of the work item based on factors associated with the page request.

摘要翻译： 本文描述了一种电子设备。 电子设备可以包括页面助行器模块，用于接收图形处理单元（GPU）的页面请求。 页面助行器模块可以检测与页面请求相关联的页面错误。 电子设备可以包括至少部分地包括硬件逻辑的控制器。 控制器将监视具有页面错误的页面请求的执行。 控制器确定是否在与具有页面错误的页面请求相关联的GPU处挂起工作项的执行，或者基于与页面请求相关联的因素来继续执行工作项。

公开(公告)号：US20140068626A1

公开(公告)日：2014-03-06

申请号：US13993089

申请日：2011-12-30

申请人： Altug Koker ,  Aditya Navale ,  Balaji Vembu ,  Murali Ramadoss

发明人： Altug Koker ,  Aditya Navale ,  Balaji Vembu ,  Murali Ramadoss

IPC分类号： G06F9/50

CPC分类号： G06F9/50 ,  G06F9/4812 ,  G06F9/545 ,  G06F12/1491 ,  G06F15/167

摘要： Transitions to ring 0, each time an application wants to use an adjunct processor, are avoided, saving central processor operating cycles and improving efficiency. Instead, initially each application is registered and setup to use adjunct processor resources in ring 3.

摘要翻译： 每次应用程序想要使用辅助处理器时，转换到0，避免中断处理器运行周期并提高效率。 相反，最初每个应用程序都被注册并设置为在环3中使用辅助处理器资源。

公开(公告)号：US09678795B2

公开(公告)日：2017-06-13

申请号：US13993089

申请日：2011-12-30

申请人： Altug Koker ,  Aditya Navale ,  Balaji Vembu ,  Murali Ramadoss

发明人： Altug Koker ,  Aditya Navale ,  Balaji Vembu ,  Murali Ramadoss

IPC分类号： G06F9/46 ,  G06F9/50 ,  G06F9/48 ,  G06F15/167 ,  G06F9/54 ,  G06F12/14

CPC分类号： G06F9/50 ,  G06F9/4812 ,  G06F9/545 ,  G06F12/1491 ,  G06F15/167

摘要： Transitions to ring 0, each time an application wants to use an adjunct processor, are avoided, saving central processor operating cycles and improving efficiency. Instead, initially each application is registered and setup to use adjunct processor resources in ring 3.

公开(公告)号：US09075741B2

公开(公告)日：2015-07-07

申请号：US13327845

申请日：2011-12-16

申请人： Altug Koker ,  Shailesh Shah ,  Aditya Navale ,  Murali Ramadoss ,  Satish K. Damaraju

发明人： Altug Koker ,  Shailesh Shah ,  Aditya Navale ,  Murali Ramadoss ,  Satish K. Damaraju

IPC分类号： G06F11/00 ,  G06F11/10 ,  H03M13/09 ,  H04L1/00 ,  H03M13/11

CPC分类号： G06F11/1048 ,  G06F11/10 ,  G06F11/1008 ,  G06F11/1076 ,  H03M13/09 ,  H03M13/11 ,  H04L1/0057

摘要： Embodiments of an invention for dynamic error correction using parity and redundant rows are disclosed. In one embodiment, an apparatus includes a storage structure, parity logic, an error storage space, and an error event generator. The storage structure is to store a plurality of data values. The parity logic is to detect a parity error in a data value stored in the storage structure. The error storage space is to store an indication of a detection of the parity error. The error event generator is to generate an event in response to the indication of the parity error being stored in the error storage space.

摘要翻译： 公开了使用奇偶校验和冗余行的动态纠错的发明的实施例。 在一个实施例中，装置包括存储结构，奇偶校验逻辑，错误存储空间和错误事件发生器。 存储结构是存储多个数据值。 奇偶校验逻辑是检测存储在存储结构中的数据值中的奇偶校验错误。 错误存储空间是存储奇偶校验错误检测的指示。 错误事件发生器响应于存储在错误存储空间中的奇偶校验错误的指示而生成事件。

公开(公告)号：US20130159820A1

公开(公告)日：2013-06-20

申请号：US13327845

申请日：2011-12-16

申请人： Altug Koker ,  Shailesh Shah ,  Aditya Navale ,  Murali Ramadoss ,  Satish K. Damaraju

发明人： Altug Koker ,  Shailesh Shah ,  Aditya Navale ,  Murali Ramadoss ,  Satish K. Damaraju

IPC分类号： H03M13/09 ,  G06F11/10

CPC分类号： G06F11/1048 ,  G06F11/10 ,  G06F11/1008 ,  G06F11/1076 ,  H03M13/09 ,  H03M13/11 ,  H04L1/0057

摘要： Embodiments of an invention for dynamic error correction using parity and redundant rows are disclosed. In one embodiment, an apparatus includes a storage structure, parity logic, an error storage space, and an error event generator. The storage structure is to store a plurality of data values. The parity logic is to detect a parity error in a data value stored in the storage structure. The error storage space is to store an indication of a detection of the parity error. The error event generator is to generate an event in response to the indication of the parity error being stored in the error storage space.

摘要翻译： 公开了使用奇偶校验和冗余行的动态纠错的发明的实施例。 在一个实施例中，装置包括存储结构，奇偶校验逻辑，错误存储空间和错误事件发生器。 存储结构是存储多个数据值。 奇偶校验逻辑是检测存储在存储结构中的数据值中的奇偶校验错误。 错误存储空间是存储奇偶校验错误检测的指示。 错误事件发生器响应于存储在错误存储空间中的奇偶校验错误的指示而生成事件。

公开(公告)号：US20180285120A1

公开(公告)日：2018-10-04

申请号：US15477030

申请日：2017-04-01

申请人： Joydeep Ray ,  Altug Koker ,  Balaji Vembu ,  Murali Ramadoss ,  Guei-Yuan Lueh ,  James A. Valerio ,  Prasoonkumar Surti ,  Abhishek R. Appu ,  Vasanth Ranganathan ,  Kalyan Bhairavabhatla ,  Arthur D. Hunter, JR. ,  Wei-Yu Chen ,  Subramaniam M. Maiyuran

发明人： Joydeep Ray ,  Altug Koker ,  Balaji Vembu ,  Murali Ramadoss ,  Guei-Yuan Lueh ,  James A. Valerio ,  Prasoonkumar Surti ,  Abhishek R. Appu ,  Vasanth Ranganathan ,  Kalyan Bhairavabhatla ,  Arthur D. Hunter, JR. ,  Wei-Yu Chen ,  Subramaniam M. Maiyuran

IPC分类号： G06F9/38 ,  G06F9/345 ,  G06F9/30 ,  G06F12/084 ,  G06T1/60 ,  G06T1/20 ,  G09G5/36

CPC分类号： G09G5/363 ,  G06F9/461 ,  G06F12/0811 ,  G06F12/084 ,  G06F12/0875 ,  G06F2212/1024 ,  G06F2212/1028 ,  G06F2212/455 ,  G09G5/001 ,  G09G2340/02 ,  G09G2350/00 ,  G09G2352/00 ,  G09G2360/08 ,  G09G2360/121

摘要： A mechanism is described for facilitating using of a shared local memory for register spilling/filling relating to graphics processors at computing devices. A method of embodiments, as described herein, includes reserving one or more spaces of a shared local memory (SLM) to perform one or more of spilling and filling relating to registers associated with a graphics processor of a computing device.

公开(公告)号：US09304813B2

公开(公告)日：2016-04-05

申请号：US13552122

申请日：2012-07-18

申请人： Balaji Vembu ,  Aditya Navale ,  Murali Ramadoss ,  David I. Standring ,  Kritika Bala

发明人： Balaji Vembu ,  Aditya Navale ,  Murali Ramadoss ,  David I. Standring ,  Kritika Bala

IPC分类号： G06F9/46 ,  G06F15/16 ,  G06F7/38 ,  G06F9/48

CPC分类号： G06F9/4881 ,  Y02D10/24

摘要： A computing device for performing scheduling operations for graphics hardware is described herein. The computing device includes a central processing unit (CPU) that is configured to execute an application. The computing device also includes a graphics scheduler configured to operate independently of the CPU. The graphics scheduler is configured to receive work queues relating to workloads from the application that are to execute on the CPU and perform scheduling operations for any of a number of graphics engines based on the work queues.

摘要翻译： 本文描述了用于执行图形硬件的调度操作的计算设备。 计算设备包括被配置为执行应用的中央处理单元（CPU）。 计算设备还包括被配置为独立于CPU操作的图形调度器。 图形调度器被配置为接收与在CPU上执行的应用程序的工作负载有关的工作队列，并且基于工作队列对多个图形引擎中的任何一个执行调度操作。

公开(公告)号：US20150277981A1

公开(公告)日：2015-10-01

申请号：US14227692

申请日：2014-03-27

申请人： Hema C. Nalluri ,  Aditya Navale ,  Peter L. Doyle ,  Murali Ramadoss ,  Balaji Vembu ,  Jeffery S. Boles

发明人： Hema C. Nalluri ,  Aditya Navale ,  Peter L. Doyle ,  Murali Ramadoss ,  Balaji Vembu ,  Jeffery S. Boles

IPC分类号： G06F9/50 ,  G06T1/20

CPC分类号： G06F9/5038 ,  G06T1/20

摘要： Methods and apparatuses may prioritize the processing of high priority and low priority contexts submitted to a processing unit through separate high priority and low priority context submission ports. According to one embodiment, submission of a context to the low priority port causes contexts in progress to be preempted, whereas submission of a context to the high priority port causes contexts in progress to be paused.

摘要翻译： 方法和设备可以优先处理通过单独的高优先级和低优先级上下文提交端口提交给处理单元的高优先级和低优先权上下文。 根据一个实施例，向低优先级端口提交上下文导致正在进行的上下文被抢占，而向高优先级端口提交上下文导致正在进行的上下文被暂停。

公开(公告)号：US20140026137A1

公开(公告)日：2014-01-23

申请号：US13552122

申请日：2012-07-18

申请人： Balaji Vembu ,  Aditya Navale ,  Murali Ramadoss ,  David I. Standring ,  Kritika Bala

发明人： Balaji Vembu ,  Aditya Navale ,  Murali Ramadoss ,  David I. Standring ,  Kritika Bala

IPC分类号： G06F9/46

CPC分类号： G06F9/4881 ,  Y02D10/24

摘要： A computing device for performing scheduling operations for graphics hardware is described herein. The computing device includes a central processing unit (CPU) that is configured to execute an application. The computing device also includes a graphics scheduler configured to operate independently of the CPU. The graphics scheduler is configured to receive work queues relating to workloads from the application that are to execute on the CPU and perform scheduling operations for any of a number of graphics engines based on the work queues.

摘要翻译： 本文描述了用于执行图形硬件的调度操作的计算设备。 计算设备包括被配置为执行应用的中央处理单元（CPU）。 计算设备还包括被配置为独立于CPU操作的图形调度器。 图形调度器被配置为接收与在CPU上执行的应用程序的工作负载有关的工作队列，并且基于工作队列对多个图形引擎中的任何一个执行调度操作。