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    COMMON PLATFORM FOR ONE-LEVEL MEMORY ARCHITECTURE AND TWO-LEVEL MEMORY ARCHITECTURE
    6.
    发明申请
    COMMON PLATFORM FOR ONE-LEVEL MEMORY ARCHITECTURE AND TWO-LEVEL MEMORY ARCHITECTURE 有权
    一级存储器架构和两级存储器架构的通用平台

    公开(公告)号：US20150178204A1

    公开(公告)日：2015-06-25

    申请号：US14140261

    申请日：2013-12-24

    申请人： Joydeep Ray ,  Varghese George ,  Inder M. Sodhi ,  Jeffrey R. Wilcox

    发明人： Joydeep Ray ,  Varghese George ,  Inder M. Sodhi ,  Jeffrey R. Wilcox

    IPC分类号： G06F12/08 ,  G06F12/06 ,  G06F12/02

    CPC分类号： G06F3/061 ,  G06F1/3287 ,  G06F3/0634 ,  G06F3/0655 ,  G06F3/0688 ,  G06F12/0246 ,  G06F12/0638 ,  G06F12/0811 ,  G06F15/781 ,  G06F2212/283 ,  G06F2212/7206 ,  G11C5/04

    摘要： Technologies for one-level memory (1LM) and two-level memory (2LM) configurations in a common platform are described. A processor includes a first memory interface coupled to a first memory device that is located off-package of the processor and a second memory interface coupled to a second memory device that is located off-package of the processor. The processor also includes a multi-level memory controller (MLMC) coupled to the first memory interface and the second memory interface. The MLMC includes a first configuration and a second configuration. The first memory device is a random access memory (RAM) of a one-level memory (1LM) architecture in the first configuration. The first memory device is a first-level RAM of a two-level memory (2LM) architecture in the second configuration and the second memory device is a second-level non-volatile memory (NVM) of the 2LM architecture in the second configuration.

    摘要翻译： 描述了在一个通用平台中的一级存储器（1LM）和两级存储器（2LM）配置的技术。 处理器包括耦合到第一存储器设备的第一存储器接口，所述第一存储器设备位于处理器的外部封装处，以及耦合到位于处理器的封装外的第二存储器设备的第二存储器接口。 处理器还包括耦合到第一存储器接口和第二存储器接口的多级存储器控制器（MLMC）。 MLMC包括第一配置和第二配置。 第一存储器件是第一配置中的一级存储器（1LM）架构的随机存取存储器（RAM）。 第一存储器件是第二配置中的二级存储器（2LM）架构的第一级RAM，并且第二存储器件是第二配置中的2LM架构的二级非易失性存储器（NVM）。

    Dynamic heterogeneous hashing functions in ranges of system memory addressing space
    9.
    发明授权
    Dynamic heterogeneous hashing functions in ranges of system memory addressing space 有权
    系统内存寻址空间范围内的动态异构散列函数

    公开(公告)号：US09424209B2

    公开(公告)日：2016-08-23

    申请号：US14031398

    申请日：2013-09-19

    申请人： Jorge E. Parra ,  Joydeep Ray ,  Ramadass Nagarajan

    发明人： Jorge E. Parra ,  Joydeep Ray ,  Ramadass Nagarajan

    IPC分类号： G06F12/00 ,  G06F13/16 ,  G06F12/06

    CPC分类号： H04L9/3242 ,  G06F12/0607 ,  G06F13/16

    摘要： Dynamic heterogeneous hashing function technology for balancing memory requests between multiple memory channels is described. A processor includes functional units and multiple memory channels, and a memory controller unit (MCU) coupled between them. The MCU includes a dynamic heterogeneous hashing module (DHHM) that includes multiple specific-purpose hashing function blocks that define different interleaving sequences for memory requests to alternately access the multiple memory channels. The DHHM also includes a hashing-function selection block. The hashing-function selection block is operable to identify a requesting functional unit originating a current memory request and to select one of the specific-purpose hashing function blocks for the current memory request in view of the requesting functional unit.

    摘要翻译： 描述了用于平衡多个存储器通道之间的存储器请求的动态异构散列函数技术。 处理器包括功能单元和多个存储器通道，以及耦合在它们之间的存储器控​​制器单元（MCU）。 MCU包括动态异构散列模块（DHHM），其包括多个特定目的散列功能块，其定义用于交替访问多个存储器通道的存储器请求的不同交错序列。 DHHM还包括散列函数选择块。 散列函数选择块可用于识别发起当前存储器请求的请求功能单元，并根据请求功能单元选择当前存储器请求的特定目的散列功能块之一。

    ISOCHRONOUS AGENT DATA PINNING IN A MULTI-LEVEL MEMORY SYSTEM
    10.
    发明申请
    ISOCHRONOUS AGENT DATA PINNING IN A MULTI-LEVEL MEMORY SYSTEM 有权
    在多级存储器系统中的异步代理数据引导

    公开(公告)号：US20150169439A1

    公开(公告)日：2015-06-18

    申请号：US14133097

    申请日：2013-12-18

    申请人： Marc Torrant ,  David Puffer ,  Blaise Fanning ,  Bryan White ,  Joydeep Ray ,  Neil Schaper ,  Todd Witter ,  Altug Koker ,  Aditya Sreenivas

    发明人： Marc Torrant ,  David Puffer ,  Blaise Fanning ,  Bryan White ,  Joydeep Ray ,  Neil Schaper ,  Todd Witter ,  Altug Koker ,  Aditya Sreenivas

    IPC分类号： G06F12/02 ,  G06F12/08 ,  G06F12/10

    CPC分类号： G06F12/126

    摘要： A processing device comprises an instruction execution unit, a memory agent and pinning logic to pin memory pages in a multi-level memory system upon request by the memory agent. The pinning logic includes an agent interface module to receive, from the memory agent, a pin request indicating a first memory page in the multi-level memory system, the multi-level memory system comprising a near memory and a far memory. The pinning logic further includes a memory interface module to retrieve the first memory page from the far memory and write the first memory page to the near memory. In addition, the pinning logic also includes a descriptor table management module to mark the first memory page as pinned in the near memory, wherein marking the first memory page as pinned comprises setting a pinning bit corresponding to the first memory page in a cache descriptor table and to prevent the first memory page from being evicted from the near memory when the first memory page is marked as pinned.

    摘要翻译： 处理设备包括指令执行单元，存储器代理和钉住逻辑，以在存储器请求时针对多级存储器系统中的存储器页面进行引脚。 钉扎逻辑包括代理接口模块，用于从存储器代理接收指示多级存储器系统中的第一存储器页的引脚请求，所述多级存储器系统包括近存储器和远存储器。 钉扎逻辑还包括存储器接口模块，用于从远端存储器检索第一存储器页面，并将第一存储器页面写入近端存储器。 此外，钉扎逻辑还包括描述符表管理模块，用于将第一存储器页标记为固定在近存储器中，其中将第一存储器页标记为固定包括将对应于第一存储器页的锁存位设置在高速缓存描述符表中 并且当第一存储器页面被标记为被固定时，防止第一存储器页被从近存储器逐出。