公开(公告)号：US20080244223A1

公开(公告)日：2008-10-02

申请号：US11695006

申请日：2007-03-31

申请人： Carlos Garcia Quinones ,  Jesus Sanchez ,  Carlos Madriles ,  Pedro Marcuello ,  Antonio Gonzalez

发明人： Carlos Garcia Quinones ,  Jesus Sanchez ,  Carlos Madriles ,  Pedro Marcuello ,  Antonio Gonzalez

IPC分类号： G06F15/00

CPC分类号： G06F8/4441

摘要： According to one example embodiment of the inventive subject matter, the method and apparatus described herein is used to generate an optimized speculative version of a static piece of code. The portion of code is optimized in the sense that the number of instructions executed will be smaller. However, since the applied optimization is speculative, the optimized version can be incorrect and some mechanism to recover from that situation is required. Thus, the quality of the produced code will be measured by taking into account both the final length of the code as well as the frequency of misspeculation.

摘要翻译： 根据本发明主题的一个示例性实施例，本文描述的方法和装置用于生成静态代码片段的优化的推测版本。 在部分代码被优化的意义上，执行的指令数量将会更小。 然而，由于应用的优化是推测性的，因此优化版本可能是不正确的，并且需要从那种情况恢复的一些机制。 因此，所产生的代码的质量将通过考虑代码的最终长度以及错误的频率来测量。

公开(公告)号：US07458065B2

公开(公告)日：2008-11-25

申请号：US10947034

申请日：2004-09-21

申请人： Jesus Sanchez ,  Carlos Garcia ,  Carlos Madriles ,  Peter Rundberg ,  Pedro Marcuello ,  Antonio Gonzalez

发明人： Jesus Sanchez ,  Carlos Garcia ,  Carlos Madriles ,  Peter Rundberg ,  Pedro Marcuello ,  Antonio Gonzalez

IPC分类号： G06F9/44 ,  G06F9/45

CPC分类号： G06F9/4843

摘要： A method for analyzing a set of spawning pairs, where each spawning pair identifies at least one speculative thread. The analysis may be practiced via software in a compiler, binary optimizer, standalone modeler, or the like. The analysis may include determining a predicted execution time for a sequence of program instructions, given the set of spawning pairs, for a target processor having a known number of thread units, where the target processor supports speculative multithreading. The method is further to select a spawning pair, according to a greedy approach, if the spawning pair provides a performance enhancement, in terms of decreased execution time due to increased parallelism, when the speculative thread is spawned during execution of a code sequence. Other embodiments are also described and claimed.

摘要翻译： 一种用于分析一组产卵对的方法，其中每个产卵对标识至少一个推测性线程。 分析可以通过编译器中的软件，二进制优化器，独立建模器等来实现。 该分析可以包括：对于具有已知数量的线程单元的目标处理器，给定给定一组生成对的程序指令序列的预测执行时间，其中目标处理器支持推测性多线程。 如果在执行代码序列期间产生推测性线程时，根据贪婪方法，如果产卵对提供了性能增强，则由于增加的并行性而减少了执行时间，该方法进一步选择产卵对。 还描述和要求保护其他实施例。

公开(公告)号：US08166282B2

公开(公告)日：2012-04-24

申请号：US10896585

申请日：2004-07-21

申请人： Carlos Madriles ,  Peter Rundberg ,  Jesus Sanchez ,  Carlos Garcia ,  Pedro Marcuello ,  Antonio Gonzalez

发明人： Carlos Madriles ,  Peter Rundberg ,  Jesus Sanchez ,  Carlos Garcia ,  Pedro Marcuello ,  Antonio Gonzalez

IPC分类号： G06F9/00

CPC分类号： G06F9/3851 ,  G06F9/3012 ,  G06F9/30123 ,  G06F9/3842

摘要： Disclosed are selected embodiments of a processor that may include a plurality of thread units and a register file architecture to support speculative multithreading. For at least one embodiment, live-in values for a speculative thread are computed via execution of a precomputation slice and are stored in a validation buffer for later validation. A global register file holds the committed architecture state generated by a non-speculative thread. Each thread unit includes a local register file. A directory indicates, for each architectural register, which speculative thread(s) have generated a value for the architectural register. Other embodiments are also described and claimed.

摘要翻译： 公开了可以包括多个线程单元和用于支持推测性多线程的寄存器文件架构的处理器的选定实施例。 对于至少一个实施例，通过预计算片段的执行来计算推测线程的实时值，并将其存储在验证缓冲器中用于稍后的验证。 全局寄存器文件保存由非推测线程生成的承诺体系结构状态。 每个线程单元包括本地寄存器文件。 一个目录指示对于每个体系结构寄存器，哪些推测线程已经为架构寄存器生成了一个值。 还描述和要求保护其他实施例。

公开(公告)号：US20060047495A1

公开(公告)日：2006-03-02

申请号：US10933076

申请日：2004-09-01

申请人： Jesus Sanchez ,  Carlos Garcia ,  Carlos Madriles ,  Peter Rundberg ,  Pedro Marcuello ,  Antonio Gonzalez

发明人： Jesus Sanchez ,  Carlos Garcia ,  Carlos Madriles ,  Peter Rundberg ,  Pedro Marcuello ,  Antonio Gonzalez

IPC分类号： G06F9/45

CPC分类号： G06F9/4843

摘要： A method for analyzing a set of spawning pairs, where each spawning pair identifies at least one speculative thread. The method, which may be practiced via software in a compiler or standalone modeler, determines execution time for a sequence of program instructions, given the set of spawning pairs, for a target processor having a known number of thread units, where the target processor supports speculative multithreading. Other embodiments are also described and claimed.

摘要翻译： 一种用于分析一组产卵对的方法，其中每个产卵对标识至少一个推测性线程。 可以通过编译器或独立建模器中的软件来实现的方法，对于具有已知数量的线程单元的目标处理器，给定给定一组产卵对的一系列程序指令的执行时间，其中目标处理器支持 投机多线程。 还描述和要求保护其他实施例。

公开(公告)号：US08813057B2

公开(公告)日：2014-08-19

申请号：US11695006

申请日：2007-03-31

申请人： Carlos García Quiñones ,  Jesus Sanchez ,  Carlos Madriles ,  Pedro Marcuello ,  Antonio Gonzalez

发明人： Carlos García Quiñones ,  Jesus Sanchez ,  Carlos Madriles ,  Pedro Marcuello ,  Antonio Gonzalez

IPC分类号： G06F9/45

CPC分类号： G06F8/4441

摘要： According to one example embodiment of the inventive subject matter, the method and apparatus described herein is used to generate an optimized speculative version of a static piece of code. The portion of code is optimized in the sense that the number of instructions executed will be smaller. However, since the applied optimization is speculative, the optimized version can be incorrect and some mechanism to recover from that situation is required. Thus, the quality of the produced code will be measured by taking into account both the final length of the code as well as the frequency of misspeculation.

摘要翻译： 根据本发明主题的一个示例性实施例，本文描述的方法和装置用于生成静态代码片段的优化的推测版本。 在部分代码被优化的意义上，执行的指令数量将会更小。 然而，由于应用的优化是推测性的，因此优化版本可能是不正确的，并且需要从那种情况恢复的一些机制。 因此，所产生的代码的质量将通过考虑代码的最终长度以及错误的频率来测量。

公开(公告)号：US20060020775A1

公开(公告)日：2006-01-26

申请号：US10896585

申请日：2004-07-21

申请人： Carlos Madriles ,  Peter Rundberg ,  Jesus Sanchez ,  Carlos Garcia ,  Pedro Marcuello ,  Antonio Gonzalez

发明人： Carlos Madriles ,  Peter Rundberg ,  Jesus Sanchez ,  Carlos Garcia ,  Pedro Marcuello ,  Antonio Gonzalez

IPC分类号： G06F9/00

CPC分类号： G06F9/3851 ,  G06F9/3012 ,  G06F9/30123 ,  G06F9/3842

摘要： Disclosed are selected embodiments of a processor that may include a plurality of thread units and a register file architecture to support speculative multithreading. For at least one embodiment, live-in values for a speculative thread are computed via execution of a precomputation slice and are stored in a validation buffer for later validation. A global register file holds the committed architecture state generated by a non-speculative thread. Each thread unit includes a local register file. A directory indicates, for each architectural register, which speculative thread(s) have generated a value for the architectural register. Other embodiments are also described and claimed.

摘要翻译： 公开了可以包括多个线程单元和用于支持推测性多线程的寄存器文件架构的处理器的选定实施例。 对于至少一个实施例，通过预计算片段的执行来计算推测线程的实时值，并将其存储在验证缓冲器中用于稍后的验证。 全局寄存器文件保存由非推测线程生成的承诺体系结构状态。 每个线程单元包括本地寄存器文件。 一个目录指示对于每个体系结构寄存器，哪些推测线程已经为架构寄存器生成了一个值。 还描述和要求保护其他实施例。

公开(公告)号：US20060064692A1

公开(公告)日：2006-03-23

申请号：US10947034

申请日：2004-09-21

申请人： Jesus Sanchez ,  Carlos Garcia ,  Carlos Madriles ,  Peter Rundberg ,  Pedro Marcuello ,  Antonio Gonzalez

发明人： Jesus Sanchez ,  Carlos Garcia ,  Carlos Madriles ,  Peter Rundberg ,  Pedro Marcuello ,  Antonio Gonzalez

IPC分类号： G06F9/46

CPC分类号： G06F9/4843

摘要： A method for analyzing a set of spawning pairs, where each spawning pair identifies at least one speculative thread. The analysis may be practiced via software in a compiler, binary optimizer, standalone modeler, or the like. The analysis may include determining a predicted execution time for a sequence of program instructions, given the set of spawning pairs, for a target processor having a known number of thread units, where the target processor supports speculative multithreading. The method is further to select a spawning pair, according to a greedy approach, if the spawning pair provides a performance enhancement, in terms of decreased execution time due to increased parallelism, when the speculative thread is spawned during execution of a code sequence. Other embodiments are also described and claimed.

摘要翻译： 一种用于分析一组产卵对的方法，其中每个产卵对标识至少一个推测性线程。 分析可以通过编译器中的软件，二进制优化器，独立建模器等来实现。 该分析可以包括：对于具有已知数量的线程单元的目标处理器，给定给定一组生成对的程序指令序列的预测执行时间，其中目标处理器支持推测性多线程。 如果在执行代码序列期间产生推测性线程时，根据贪婪方法，如果产卵对提供了性能增强，则由于增加的并行性而减少了执行时间，该方法进一步选择产卵对。 还描述和要求保护其他实施例。

公开(公告)号：US20080134196A1

公开(公告)日：2008-06-05

申请号：US10544874

申请日：2005-05-19

申请人： Carlos Madriles ,  Peter Rundberg ,  Jesus Sanchez ,  Carlos Garcia ,  Pedro Marcuello ,  Antonio Gonzalez

发明人： Carlos Madriles ,  Peter Rundberg ,  Jesus Sanchez ,  Carlos Garcia ,  Pedro Marcuello ,  Antonio Gonzalez

IPC分类号： G06F9/46

CPC分类号： G06F9/3824 ,  G06F9/3834 ,  G06F9/3842 ,  G06F9/3851

摘要： The invention relates to a multiversion storage configuration which can store multiple values per speculative set of instructions for one storage position in order to enable the real-time precalculation and execution of the body of the set of instructions from a speculative instruction set. The invention also relates to the validation of the input values which can be calculated and used in the execution of the speculative instruction set. The invention further relates to a method of performing said validation step.

摘要翻译： 本发明涉及一种多维度存储配置，其可以为每个用于一个存储位置的每个推测的指令集存储多个值，以便能够从推测性指令集中实时预先计算和执行该组指令的正文。 本发明还涉及可以在推测指令集的执行中计算和使用的输入值的验证。 本发明还涉及一种执行所述验证步骤的方法。

公开(公告)号：US20140095849A1

公开(公告)日：2014-04-03

申请号：US13631402

申请日：2012-09-28

申请人： Polychronis Xekalakis ,  Pedro Marcuello ,  Alejandro Vicente Martinez ,  Christos E. Kotselidis ,  Grigorios Magklis ,  Fernando Latorre ,  Raul Martinez ,  Josep M. Codina ,  Enric Gibert Codina ,  Crispin Gomez Requena ,  Antonio Gonzalez ,  Mirem Hyuseinova ,  Pedro Lopez ,  Marc Lupon ,  Carlos Madriles ,  Daniel Ortega ,  Demos Pavlou ,  Kyriakos A. Stavrou ,  Georgios Tournavitis

发明人： Polychronis Xekalakis ,  Pedro Marcuello ,  Alejandro Vicente Martinez ,  Christos E. Kotselidis ,  Grigorios Magklis ,  Fernando Latorre ,  Raul Martinez ,  Josep M. Codina ,  Enric Gibert Codina ,  Crispin Gomez Requena ,  Antonio Gonzalez ,  Mirem Hyuseinova ,  Pedro Lopez ,  Marc Lupon ,  Carlos Madriles ,  Daniel Ortega ,  Demos Pavlou ,  Kyriakos A. Stavrou ,  Georgios Tournavitis

IPC分类号： G06F9/38

CPC分类号： G06F9/38 ,  G06F9/30036 ,  G06F9/3848 ,  G06F9/3877 ,  G06F9/3887 ,  G06F9/3889

摘要： A computer-readable storage medium, method and system for optimization-level aware branch prediction is described. A gear level is assigned to a set of application instructions that have been optimized. The gear level is also stored in a register of a branch prediction unit of a processor. Branch prediction is then performed by the processor based upon the gear level.

摘要翻译： 描述了用于优化级感知分支预测的计算机可读存储介质，方法和系统。 齿轮级别被分配给已优化的一组应用指令。 齿轮级也存储在处理器的分支预测单元的寄存器中。 然后由处理器基于齿轮级执行分支预测。

公开(公告)号：US20130332705A1

公开(公告)日：2013-12-12

申请号：US13993054

申请日：2011-12-29

申请人： Raul Martinez ,  Enric Gibert Codina ,  Pedro Lopez ,  Marti Torrents Lapuerta ,  Polychronis Xekalakis ,  Georgios Tournavitis ,  Kyriakos A. Stavrou ,  Demos Pavlou ,  Daniel Ortega ,  Alejandro Martinez Vicente ,  Pedro Marcuello ,  Grigorios Magklis ,  Josep M. Codina ,  Crispin Gomez Requena ,  Antonio Gonzalez ,  Mirem Hyuseinova ,  Christos Kotselidis ,  Fernando Latorre ,  Marc Lupon ,  Carlos Madriles

发明人： Raul Martinez ,  Enric Gibert Codina ,  Pedro Lopez ,  Marti Torrents Lapuerta ,  Polychronis Xekalakis ,  Georgios Tournavitis ,  Kyriakos A. Stavrou ,  Demos Pavlou ,  Daniel Ortega ,  Alejandro Martinez Vicente ,  Pedro Marcuello ,  Grigorios Magklis ,  Josep M. Codina ,  Crispin Gomez Requena ,  Antonio Gonzalez ,  Mirem Hyuseinova ,  Christos Kotselidis ,  Fernando Latorre ,  Marc Lupon ,  Carlos Madriles

IPC分类号： G06F9/30

CPC分类号： G06F11/3037 ,  G06F11/3409 ,  G06F11/3466 ,  G06F12/0862 ,  G06F2201/86 ,  G06F2201/865 ,  G06F2201/88 ,  G06F2201/885

摘要： A combination of hardware and software collect profile data for asynchronous events, at code region granularity. An exemplary embodiment is directed to collecting metrics for prefetching events, which are asynchronous in nature. Instructions that belong to a code region are identified using one of several alternative techniques, causing a profile bit to be set for the instruction, as a marker. Each line of a data block that is prefetched is similarly marked. Events corresponding to the profile data being collected and resulting from instructions within the code region are then identified. Each time that one of the different types of events is identified, a corresponding counter is incremented. Following execution of the instructions within the code region, the profile data accumulated in the counters are collected, and the counters are reset for use with a new code region.

摘要翻译： 硬件和软件的组合以代码区域粒度收集用于异步事件的简档数据。 示例性实施例涉及收集在本质上是异步的预取事件的度量。 使用几种替代技术之一来标识属于代码区域的指令，使得为指令设置配置文件位作为标记。 预取数据块的每一行都被类似地标记。 然后识别与正在收集并且由代码区域内的指令产生的简档数据相对应的事件。 每次识别出不同类型的事件之一时，相应的计数器将被递增。 在代码区域中执行指令之后，收集在计数器中累积的简档数据，并且重置计数器以与新的代码区域一起使用。