公开(公告)号：US08791504B2

公开(公告)日：2014-07-29

申请号：US13277692

申请日：2011-10-20

申请人： Chi-Ming Chen ,  Po-Chun Liu ,  Hung-Ta Lin ,  Chin-Cheng Chang ,  Chung-Yi Yu ,  Chia-Shiung Tsai ,  Ho-Yung David Hwang

发明人： Chi-Ming Chen ,  Po-Chun Liu ,  Hung-Ta Lin ,  Chin-Cheng Chang ,  Chung-Yi Yu ,  Chia-Shiung Tsai ,  Ho-Yung David Hwang

IPC分类号： H01L29/66

CPC分类号： H01L21/02381 ,  H01L21/02458 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/0254 ,  H01L21/02579 ,  H01L21/0262 ,  H01L29/2003 ,  H01L29/41766 ,  H01L29/452 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/7787

摘要： A circuit structure includes a substrate, a nucleation layer of undoped aluminum nitride, a graded buffer layer comprising aluminum, gallium, nitrogen, one of silicon and oxygen, and a p-type conductivity dopant, a ungraded buffer layer comprising gallium, nitrogen, one of silicon and oxygen, and a p-type conductivity dopant without aluminum, and a bulk layer of undoped gallium nitride over the ungraded buffer layer. The various dopants in the graded buffer layer and the ungraded buffer layer increases resistivity and results in layers having an intrinsically balanced conductivity.

摘要翻译： 电路结构包括衬底，未掺杂的氮化铝的成核层，包含铝，镓，氮，硅和氧中的一种的梯度缓冲层和p型导电掺杂剂，包含镓，氮，一个 的硅和氧，以及没有铝的p型导电掺杂物，以及未分级缓冲层上的未掺杂氮化镓的体层。 分级缓冲层和未分级缓冲层中的各种掺杂剂增加了电阻率并导致具有本质上平衡的导电性的层。

公开(公告)号：US08772831B2

公开(公告)日：2014-07-08

申请号：US13290534

申请日：2011-11-07

申请人： Chi-Ming Chen ,  Po-Chun Liu ,  Hung-Ta Lin ,  Chin-Cheng Chang ,  Chung-Yi Yu ,  Chia-Shiung Tsai ,  Ho-Yung David Hwang

发明人： Chi-Ming Chen ,  Po-Chun Liu ,  Hung-Ta Lin ,  Chin-Cheng Chang ,  Chung-Yi Yu ,  Chia-Shiung Tsai ,  Ho-Yung David Hwang

IPC分类号： H01L29/267 ,  H01L29/778

CPC分类号： H01L33/007 ,  C30B25/183 ,  C30B29/403 ,  H01L21/02381 ,  H01L21/02458 ,  H01L21/0251 ,  H01L21/0254 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/02647 ,  H01L29/2003 ,  H01L29/66462

摘要： A circuit structure includes a substrate and a patterned dielectric layer over the substrate. The patterned dielectric layer includes a plurality of vias; and a number of group-III group-V (III-V) compound semiconductor layer. The III-V compound semiconductor layers include a first layer in the vias, a second layer over the first layer and the dielectric layer, and a bulk layer over the second layer.

摘要翻译： 电路结构包括衬底和衬底上的图案化电介质层。 图案化电介质层包括多个通孔; 和III族V族（III-V）族化合物半导体层。 III-V族化合物半导体层包括通孔中的第一层，第一层上的第二层和电介质层，以及在第二层上的体层。

公开(公告)号：US08912570B2

公开(公告)日：2014-12-16

申请号：US13571169

申请日：2012-08-09

申请人： Chen-Hao Chiang ,  Han-Chin Chiu ,  Po-Chun Liu ,  Chi-Ming Chen ,  Chung-Yi Yu

发明人： Chen-Hao Chiang ,  Han-Chin Chiu ,  Po-Chun Liu ,  Chi-Ming Chen ,  Chung-Yi Yu

IPC分类号： H01L29/20

CPC分类号： H01L29/7784 ,  H01L29/0891 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7787

摘要： A high electron mobility transistor (HEMT) includes a first III-V compound layer. A second III-V compound layer is disposed on the first III-V compound layer and is different from the first III-V compound layer in composition. A source feature and a drain feature are in contact with the second III-V compound layer. A n-type doped region underlies each source feature and drain feature in the second III-V compound layer. A p-type doped region underlies each n-type doped region in the first III-V compound layer. A gate electrode is disposed over a portion of the second III-V compound layer between the source feature and the drain feature.

摘要翻译： 高电子迁移率晶体管（HEMT）包括第一III-V族化合物层。 第二III-V化合物层设置在第一III-V化合物层上，并且与组合物中的第一III-V化合物层不同。 源特征和漏极特征与第二III-V复合层接触。 在第二III-V化合物层中的每个源特征和漏极特征的n型掺杂区域。 p型掺杂区域位于第一III-V化合物层中的每个n型掺杂区域的正下方。 栅电极设置在源特征和漏极特征之间的第二III-V化合物层的一部分上。

公开(公告)号：US20140042446A1

公开(公告)日：2014-02-13

申请号：US13571169

申请日：2012-08-09

申请人： Chen-Hao Chiang ,  Han-Chin Chiu ,  Po-Chun Liu ,  Chi-Ming Chen ,  Chung-Yi Yu

发明人： Chen-Hao Chiang ,  Han-Chin Chiu ,  Po-Chun Liu ,  Chi-Ming Chen ,  Chung-Yi Yu

IPC分类号： H01L29/778 ,  H01L21/335 ,  H01L29/20

CPC分类号： H01L29/7784 ,  H01L29/0891 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7787

摘要： A high electron mobility transistor (HEMT) includes a first III-V compound layer. A second III-V compound layer is disposed on the first III-V compound layer and is different from the first III-V compound layer in composition. A source feature and a drain feature are in contact with the second III-V compound layer. A n-type doped region underlies each source feature and drain feature in the second III-V compound layer. A p-type doped region underlies each n-type doped region in the first III-V compound layer. A gate electrode is disposed over a portion of the second III-V compound layer between the source feature and the drain feature.

摘要翻译： 高电子迁移率晶体管（HEMT）包括第一III-V族化合物层。 第二III-V化合物层设置在第一III-V化合物层上，并且与组合物中的第一III-V化合物层不同。 源特征和漏极特征与第二III-V复合层接触。 在第二III-V化合物层中的每个源特征和漏极特征的n型掺杂区域。 p型掺杂区域位于第一III-V化合物层中的每个n型掺杂区域的正下方。 栅电极设置在源特征和漏极特征之间的第二III-V化合物层的一部分上。

公开(公告)号：US20140001439A1

公开(公告)日：2014-01-02

申请号：US13534368

申请日：2012-06-27

申请人： Chi-Ming Chen ,  Po-Chun Liu ,  Chung-Yi Yu

发明人： Chi-Ming Chen ,  Po-Chun Liu ,  Chung-Yi Yu

IPC分类号： H01L29/205 ,  H01L21/20

CPC分类号： B82Y10/00 ,  B82Y40/00 ,  H01L21/02381 ,  H01L21/02458 ,  H01L21/02507 ,  H01L21/0251 ,  H01L21/0254 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7786

摘要： The present disclosure is directed to an integrated circuit and a method for the fabrication of the integrated circuit. The integrated circuit includes a lattice matching structure. The lattice matching structure can include a first buffer region, a second buffer region and a superlattice structure formed from AlxGa1−xN/AlyGa1−yN layer pairs.

摘要翻译： 本公开涉及用于制造集成电路的集成电路和方法。 集成电路包括晶格匹配结构。 晶格匹配结构可以包括由Al x Ga 1-x N / Al y Ga 1-y N层对形成的第一缓冲区，第二缓冲区和超晶格结构。

公开(公告)号：US09233844B2

公开(公告)日：2016-01-12

申请号：US13534368

申请日：2012-06-27

申请人： Chi-Ming Chen ,  Po-Chun Liu ,  Chung-Yi Yu

发明人： Chi-Ming Chen ,  Po-Chun Liu ,  Chung-Yi Yu

IPC分类号： H01L31/00 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02 ,  H01L29/10 ,  H01L29/20 ,  H01L29/66 ,  H01L29/778

CPC分类号： B82Y10/00 ,  B82Y40/00 ,  H01L21/02381 ,  H01L21/02458 ,  H01L21/02507 ,  H01L21/0251 ,  H01L21/0254 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7786

摘要： The present disclosure is directed to an integrated circuit and a method for the fabrication of the integrated circuit. The integrated circuit includes a lattice matching structure. The lattice matching structure can include a first buffer region, a second buffer region and a superlattice structure formed from AlxGa1-xN/AlyGa1-yN layer pairs.

摘要翻译： 本公开涉及用于制造集成电路的集成电路和方法。 集成电路包括晶格匹配结构。 晶格匹配结构可以包括由Al x Ga 1-x N / Al y Ga 1-y N层对形成的第一缓冲区，第二缓冲区和超晶格结构。

公开(公告)号：US09142407B2

公开(公告)日：2015-09-22

申请号：US13743045

申请日：2013-01-16

申请人： Chi-Ming Chen ,  Po-Chun Liu ,  Chung-Yi Yu ,  Chia-Shiung Tsai

发明人： Chi-Ming Chen ,  Po-Chun Liu ,  Chung-Yi Yu ,  Chia-Shiung Tsai

IPC分类号： H01L29/66 ,  H01L21/02 ,  H01L29/778 ,  H01L29/15 ,  H01L29/20

CPC分类号： H01L21/02507 ,  H01L21/02458 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/0254 ,  H01L29/157 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/66462 ,  H01L29/66522 ,  H01L29/778 ,  H01L29/7787

摘要： A semiconductor structure includes a substrate, a first III-V compound layer over the substrate, one or more sets of III-V compound layers over the first III-V compound layer, a second III-V compound layer over the one or more sets of III-V compound layers, and an active layer over the second III-V compound layer. The first III-V compound layer has a first type doping. Each of the one or more sets of III-V compound layers includes a lower III-V compound layer and an upper III-V compound layer over the lower III-V compound layer. The upper III-V compound layer having the first type doping, and the lower III-V compound layer is at least one of undoped, unintentionally doped having a second type doping, or doped having the second type doping. The second III-V compound layer is either undoped or unintentionally doped having the second type doping.

摘要翻译： 半导体结构包括衬底，在衬底上的第一III-V化合物层，在第一III-V化合物层上的一组或多组III-V化合物层，在一个或多个组上的第二III-V化合物层 的III-V化合物层，以及在第二III-V化合物层上的活性层。 第一III-V族化合物层具有第一种掺杂。 一组或多组III-V化合物层中的每一个在下III-V化合物层上包括下III-V化合物层和上III-V化合物层。 具有第一类掺杂的上III-V化合物层和下III-V族化合物层是至少一种未掺杂的，无意掺杂的具有第二类型掺杂或掺杂具有第二类掺杂的至少一种。 第二III-V族化合物层是未掺杂的或无意掺杂的，具有第二种掺杂。

公开(公告)号：US08884268B2

公开(公告)日：2014-11-11

申请号：US13549610

申请日：2012-07-16

申请人： Chi-Ming Chen ,  Han-Chin Chiu ,  Chung-Yi Yu ,  Chia-Shiung Tsai

发明人： Chi-Ming Chen ,  Han-Chin Chiu ,  Chung-Yi Yu ,  Chia-Shiung Tsai

IPC分类号： H01L21/44

CPC分类号： H01L21/02381 ,  H01L21/02458 ,  H01L21/02488 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/0254 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7786

摘要： The present disclosure is directed to an integrated circuit and its formation. In some embodiments, the integrated circuit includes a diffusion barrier layer. The diffusion barrier layer can be arranged to prevent diffusion of the Si and O2 from a Si substrate into a Group III nitride layer. The diffusion barrier layer can comprise Al2O3. In some embodiments, the integrated circuit further comprises a lattice-matching structure disposed between the silicon substrate and a Group III nitride layer.

摘要翻译： 本公开涉及集成电路及其形成。 在一些实施例中，集成电路包括扩散阻挡层。 扩散阻挡层可以被布置成防止Si和O 2从Si衬底扩散到III族氮化物层中。 扩散阻挡层可以包括Al 2 O 3。 在一些实施例中，集成电路还包括设置在硅衬底和III族氮化物层之间的晶格匹配结构。

公开(公告)号：US20120149176A1

公开(公告)日：2012-06-14

申请号：US12964994

申请日：2010-12-10

申请人： Chi-Ming Chen ,  Chung-Yi Yu ,  Chia-Shiung Tsai ,  Ho-Yung David Hwang

发明人： Chi-Ming Chen ,  Chung-Yi Yu ,  Chia-Shiung Tsai ,  Ho-Yung David Hwang

IPC分类号： H01L21/20 ,  C23C16/34

CPC分类号： C23C16/303 ,  C23C16/4401 ,  C23C16/54 ,  C23C16/56

摘要： Provided is an apparatus. The apparatus includes: a first deposition component that is operable to form a compound over a semiconductor wafer, the compound including at least one of: a III-family element and a V-family element; a second deposition component that is operable to form a passivation layer over the compound; and a transfer component that is operable to move the semiconductor wafer between the first and second deposition components, the transfer component enclosing a space that contains substantially no oxygen and substantially no silicon; wherein the loading component, the first and second deposition components, and the transfer component are all integrated into a single fabrication tool.

摘要翻译： 提供了一种装置。 该装置包括：第一沉积部件，其可操作以在半导体晶片上形成化合物，所述化合物包括III族元素和V族元素中的至少一种; 第二沉积组分，其可操作以在所述化合物上形成钝化层; 以及可操作以在所述第一和第二沉积部件之间移动所述半导体晶片的转移部件，所述转移部件包围基本上不含氧且基本上不含硅的空间; 其中装载部件，第一和第二沉积部件以及传送部件都被集成到单个制造工具中。

公开(公告)号：US09123671B2

公开(公告)日：2015-09-01

申请号：US12982275

申请日：2010-12-30

申请人： Chi-Ming Chen ,  Chung-Yi Yu ,  Chia-Shiung Tsai ,  Ho-Yung David Hwang ,  Alexander Kalnitsky

发明人： Chi-Ming Chen ,  Chung-Yi Yu ,  Chia-Shiung Tsai ,  Ho-Yung David Hwang ,  Alexander Kalnitsky

IPC分类号： H01L21/322

CPC分类号： H01L21/3225

摘要： Provided is a method of fabricating a semiconductor device. The method includes: receiving a silicon wafer that contains oxygen; forming a zone in the silicon wafer, the zone being substantially depleted of oxygen; causing a nucleation process to take place in the silicon wafer to form oxygen nuclei in a region of the silicon wafer outside the zone; and growing the oxygen nuclei into defects. Also provided is an apparatus that includes a silicon wafer. The silicon wafer includes: a first portion that is substantially free of oxygen, the first portion being disposed near a surface of the silicon wafer; and a second portion that contains oxygen; wherein the second portion is at least partially surrounded by the first portion.

摘要翻译： 提供一种制造半导体器件的方法。 该方法包括：接收含有氧的硅晶片; 在硅晶片中形成区域，该区域基本上耗尽氧气; 导致在硅晶片中发生成核过程，以在区域外的硅晶片的区域中形成氧核; 并将氧原子生长成缺陷。 还提供了一种包括硅晶片的装置。 硅晶片包括：基本上不含氧的第一部分，第一部分设置在硅晶片的表面附近; 和含有氧的第二部分; 其中所述第二部分至少部分地被所述第一部分包围。