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    Method of Reducing Delamination in the Fabrication of Small-Pitch Devices
    1.
    发明申请
    Method of Reducing Delamination in the Fabrication of Small-Pitch Devices 有权
    减小小间距器件制造中分层的方法

    公开(公告)号：US20120028473A1

    公开(公告)日：2012-02-02

    申请号：US13253694

    申请日：2011-10-05

    申请人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

    发明人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

    IPC分类号： H01L21/302

    CPC分类号： H01L21/0337

    摘要： A method of forming an integrated circuit structure includes providing a substrate; forming a first hard mask layer over the substrate; forming a second hard mask layer over the first hard mask layer; patterning the second hard mask layer to form a hard mask; and, after the step of patterning the second hard mask layer, baking the substrate, the first hard mask layer, and the hard mask. After the step of baking, a spacer layer is formed, which includes a first portion on a top of the hard mask, and a second portion and a third portion on opposite sidewalls of the hard mask. The method further includes removing the first portion of the spacer layer; removing the hard mask; and using the second portion and the third portion of the spacer layer as masks to pattern the first hard mask layer.

    摘要翻译： 形成集成电路结构的方法包括提供基板; 在衬底上形成第一硬掩模层; 在所述第一硬掩模层上形成第二硬掩模层; 图案化第二硬掩模层以形成硬掩模; 并且在图案化第二硬掩模层的步骤之后，烘烤基板，第一硬掩模层和硬掩模。 在烘烤步骤之后，形成间隔层，其包括在硬掩模的顶部上的第一部分和硬掩模的相对侧壁上的第二部分和第三部分。 该方法还包括去除间隔层的第一部分; 去除硬面膜; 并且使用间隔层的第二部分和第三部分作为掩模来对第一硬掩模层进行图案化。

    Method of reducing delamination in the fabrication of small-pitch devices
    2.
    发明授权
    Method of reducing delamination in the fabrication of small-pitch devices 有权
    减少小间距装置制造中分层的方法

    公开(公告)号：US08048813B2

    公开(公告)日：2011-11-01

    申请号：US12326099

    申请日：2008-12-01

    申请人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

    发明人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

    IPC分类号： H01L21/302

    CPC分类号： H01L21/0337

    摘要： A method of forming an integrated circuit structure includes providing a substrate; forming a first hard mask layer over the substrate; forming a second hard mask layer over the first hard mask layer; patterning the second hard mask layer to form a hard mask; and, after the step of patterning the second hard mask layer, baking the substrate, the first hard mask layer, and the hard mask. After the step of baking, a spacer layer is formed, which includes a first portion on a top of the hard mask, and a second portion and a third portion on opposite sidewalls of the hard mask. The method further includes removing the first portion of the spacer layer; removing the hard mask; and using the second portion and the third portion of the spacer layer as masks to pattern the first hard mask layer.

    摘要翻译： 形成集成电路结构的方法包括提供基板; 在衬底上形成第一硬掩模层; 在所述第一硬掩模层上形成第二硬掩模层; 图案化第二硬掩模层以形成硬掩模; 并且在图案化第二硬掩模层的步骤之后，烘烤基板，第一硬掩模层和硬掩模。 在烘烤步骤之后，形成间隔层，其包括在硬掩模的顶部上的第一部分和硬掩模的相对侧壁上的第二部分和第三部分。 该方法还包括去除间隔层的第一部分; 去除硬面膜; 并且使用间隔层的第二部分和第三部分作为掩模来对第一硬掩模层进行图案化。

    Method of Reducing Delamination in the Fabrication of Small-Pitch Devices
    3.
    发明申请
    Method of Reducing Delamination in the Fabrication of Small-Pitch Devices 有权
    减小小间距器件制造中分层的方法

    公开(公告)号：US20100136791A1

    公开(公告)日：2010-06-03

    申请号：US12326099

    申请日：2008-12-01

    申请人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

    发明人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

    IPC分类号： H01L21/308 ,  H01L21/30

    CPC分类号： H01L21/0337

    摘要： A method of forming an integrated circuit structure includes providing a substrate; forming a first hard mask layer over the substrate; forming a second hard mask layer over the first hard mask layer; patterning the second hard mask layer to form a hard mask; and, after the step of patterning the second hard mask layer, baking the substrate, the first hard mask layer, and the hard mask. After the step of baking, a spacer layer is formed, which includes a first portion on a top of the hard mask, and a second portion and a third portion on opposite sidewalls of the hard mask. The method further includes removing the first portion of the spacer layer; removing the hard mask; and using the second portion and the third portion of the spacer layer as masks to pattern the first hard mask layer.

    摘要翻译： 形成集成电路结构的方法包括提供基板; 在衬底上形成第一硬掩模层; 在所述第一硬掩模层上形成第二硬掩模层; 图案化第二硬掩模层以形成硬掩模; 并且在图案化第二硬掩模层的步骤之后，烘烤基板，第一硬掩模层和硬掩模。 在烘烤步骤之后，形成间隔层，其包括在硬掩模的顶部上的第一部分和硬掩模的相对侧壁上的第二部分和第三部分。 该方法还包括去除间隔层的第一部分; 去除硬面膜; 并且使用间隔层的第二部分和第三部分作为掩模来对第一硬掩模层进行图案化。

    Method of reducing delamination in the fabrication of small-pitch devices
    4.
    发明授权
    Method of reducing delamination in the fabrication of small-pitch devices 有权
    减少小间距装置制造中分层的方法

    公开(公告)号：US08778807B2

    公开(公告)日：2014-07-15

    申请号：US13253694

    申请日：2011-10-05

    申请人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

    发明人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

    IPC分类号： H01L21/302

    CPC分类号： H01L21/0337

    摘要： A method of forming an integrated circuit structure includes providing a substrate; forming a first hard mask layer over the substrate; forming a second hard mask layer over the first hard mask layer; patterning the second hard mask layer to form a hard mask; and, after the step of patterning the second hard mask layer, baking the substrate, the first hard mask layer, and the hard mask. After the step of baking, a spacer layer is formed, which includes a first portion on a top of the hard mask, and a second portion and a third portion on opposite sidewalls of the hard mask. The method further includes removing the first portion of the spacer layer; removing the hard mask; and using the second portion and the third portion of the spacer layer as masks to pattern the first hard mask layer.

    摘要翻译： 形成集成电路结构的方法包括提供基板; 在衬底上形成第一硬掩模层; 在所述第一硬掩模层上形成第二硬掩模层; 图案化第二硬掩模层以形成硬掩模; 并且在图案化第二硬掩模层的步骤之后，烘烤基板，第一硬掩模层和硬掩模。 在烘烤步骤之后，形成间隔层，其包括在硬掩模的顶部上的第一部分和硬掩模的相对侧壁上的第二部分和第三部分。 该方法还包括去除间隔层的第一部分; 去除硬面膜; 并且使用间隔层的第二部分和第三部分作为掩模来对第一硬掩模层进行图案化。

    Method of forming shallow trench isolation structure
    6.
    发明授权
    Method of forming shallow trench isolation structure 有权
    形成浅沟槽隔离结构的方法

    公开(公告)号：US08173516B2

    公开(公告)日：2012-05-08

    申请号：US12703979

    申请日：2010-02-11

    申请人： Neng-Kuo Chen ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

    发明人： Neng-Kuo Chen ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

    IPC分类号： H01L21/76

    CPC分类号： H01L21/76224

    摘要： An embodiment of the disclosure includes a method of forming a shallow trench isolation structure. A substrate is provided. The substrate includes a top surface. A trench is formed extending from the top surface into the substrate. The trench has sidewalls and a bottom surface. A liner oxide layer is formed on the sidewalls and the bottom surface. The liner oxide layer is treated in a plasma environment comprises at least one of NF3, F2, and BF2. The trench is filled with a dielectric layer.

    摘要翻译： 本公开的实施例包括形成浅沟槽隔离结构的方法。 提供基板。 衬底包括顶表面。 从顶表面延伸到衬底中形成沟槽。 沟槽具有侧壁和底面。 衬里氧化物层形成在侧壁和底表面上。 在等离子体环境中处理衬里氧化物层包括NF3，F2和BF2中的至少一种。 沟槽填充有介电层。

    STI film property using SOD post-treatment
    7.
    发明授权
    STI film property using SOD post-treatment 有权
    STI膜性质采用SOD后处理

    公开(公告)号：US07655532B1

    公开(公告)日：2010-02-02

    申请号：US12179892

    申请日：2008-07-25

    申请人： Neng-Kuo Chen ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

    发明人： Neng-Kuo Chen ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

    IPC分类号： H01L21/76

    CPC分类号： H01L21/76224 ,  H01L21/02164 ,  H01L21/02222 ,  H01L21/02282 ,  H01L21/02337 ,  H01L21/3105 ,  H01L21/3125 ,  H01L21/316

    摘要： A method of forming a shallow trench isolation region includes providing a semiconductor substrate comprising a top surface; forming an opening extending from the top surface into the semiconductor substrate; filling a precursor into the opening using spin-on; performing a steam cure to the precursor to generate a dielectric material; after the steam cure, performing a chemical mechanical polish (CMP) to the dielectric material; and after the CMP, performing a steam anneal to the dielectric material.

    摘要翻译： 形成浅沟槽隔离区域的方法包括提供包括顶表面的半导体衬底; 形成从所述顶表面延伸到所述半导体衬底中的开口; 使用旋转将前体填充到开口中; 对前体进行蒸汽固化以产生电介质材料; 在蒸汽固化之后，对电介质材料进行化学机械抛光（CMP）; 并且在CMP之后，对电介质材料进行蒸汽退火。

    Shallow trench isolation corner rounding
    8.
    发明授权
    Shallow trench isolation corner rounding 有权
    浅沟隔离角四舍五入

    公开(公告)号：US07892929B2

    公开(公告)日：2011-02-22

    申请号：US12173263

    申请日：2008-07-15

    申请人： Neng-Kuo Chen ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai ,  Jeffrey Junhao Xu

    发明人： Neng-Kuo Chen ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai ,  Jeffrey Junhao Xu

    IPC分类号： H01L21/762

    CPC分类号： H01L21/76224 ,  H01L21/76232

    摘要： A method for rounding the corners of a shallow trench isolation is provided. A preferred embodiment comprises filling the trench with a dielectric and recessing the dielectric to expose a portion of the sidewalls of the trench adjacent to the surface of the substrate. The substrate is then annealed in a hydrogen ambient, which rounds the corners of the shallow trench isolation through silicon migration.

    摘要翻译： 提供了一种用于对浅沟槽隔离件的角进行倒角的方法。 优选实施例包括用电介质填充沟槽并使电介质凹陷以暴露邻近衬底表面的沟槽侧壁的一部分。 然后将衬底在氢环境中退火，氢环境通过硅迁移使浅沟槽隔离的角落圆。

    Method for Forming Interconnect Structures
    9.
    发明申请
    Method for Forming Interconnect Structures 有权
    形成互连结构的方法

    公开(公告)号：US20100022084A1

    公开(公告)日：2010-01-28

    申请号：US12179991

    申请日：2008-07-25

    申请人： Neng-Kuo Chen ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

    发明人： Neng-Kuo Chen ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/7681 ,  H01L21/02134 ,  H01L21/02137 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02203 ,  H01L21/02274 ,  H01L21/31608 ,  H01L21/76801

    摘要： Methods of fabricating interconnect structures in a semiconductor integrated circuit (IC) are presented. A preferred embodiment comprises forming interconnect lines and vias through a dual-damascenes process. It includes forming a via dielectric layer, an etch stop layer directly over the via dielectric layer, and a trench dielectric layer over the etch stop layer. The etch stop layer is patterned through a first photolithography and etch process to form openings in the etch stop layer, prior to the formation of the trench dielectric layer. A second photolithography and etch process is performed after formation of the trench dielectric layer to create trench openings in the trench dielectric layer and via openings in the via dielectric layer, where the patterned etch stop layer acts as a hard-mask in forming vias in the via dielectric layer.

    摘要翻译： 提出了在半导体集成电路（IC）中制造互连结构的方法。 优选实施例包括通过双重镶嵌工艺形成互连线和通孔。 它包括形成通孔电介质层，直接在通孔电介质层上的蚀刻停止层，以及在蚀刻停止层上的沟槽电介质层。 在形成沟槽电介质层之前，蚀刻停止层通过第一光刻和蚀刻工艺图案化以在蚀刻停止层中形成开口。 在形成沟槽电介质层之后执行第二光刻和蚀刻工艺，以在沟槽电介质层和通孔电介质层中的通孔开口形成沟槽开口，其中图案化蚀刻停止层在形成通孔中用作硬掩模 通过电介质层。

    Hybrid Gap-fill Approach for STI Formation
    10.
    发明申请
    Hybrid Gap-fill Approach for STI Formation 审中-公开
    用于STI形成的混合间隙填充方法

    公开(公告)号：US20090127648A1

    公开(公告)日：2009-05-21

    申请号：US11969168

    申请日：2008-01-03

    申请人： Neng-Kuo Chen ,  Chih-Hsiang Chang ,  Cheng-Yuan Tsai ,  Wei-Chung Wang ,  Chun-Te Li

    发明人： Neng-Kuo Chen ,  Chih-Hsiang Chang ,  Cheng-Yuan Tsai ,  Wei-Chung Wang ,  Chun-Te Li

    IPC分类号： H01L23/58 ,  H01L21/762

    CPC分类号： H01L21/76232

    摘要： A method of forming a shallow trench isolation region is provided. The method includes providing a semiconductor substrate comprising a top surface; forming an opening extending from the top surface into the semiconductor substrate; performing a first deposition step to fill a first dielectric material into the opening using a first deposition method. The first deposition method has a bottom deposition rate substantially greater than a sidewall deposition rate. The method further includes isotropically etching the first dielectric material, wherein at least a bottom portion of the first dielectric material remains after the etching; and performing a second deposition step to fill a remaining portion of the opening with a second dielectric material. The first deposition method may be a high-density plasma chemical vapor deposition. The second deposition method may be a high-aspect ratio process.

    摘要翻译： 提供了形成浅沟槽隔离区域的方法。 该方法包括：提供包括顶表面的半导体衬底; 形成从所述顶表面延伸到所述半导体衬底中的开口; 执行第一沉积步骤以使用第一沉积方法将第一介电材料填充到所述开口中。 第一沉积方法具有基本上大于侧壁沉积速率的底部沉积速率。 该方法还包括各向同性蚀刻第一介电材料，其中在蚀刻之后第一介电材料的至少底部部分保留; 以及执行第二沉积步骤以用第二电介质材料填充所述开口的剩余部分。 第一沉积方法可以是高密度等离子体化学气相沉积。 第二沉积方法可以是高纵横比法。