公开(公告)号：US06496889B1

公开(公告)日：2002-12-17

申请号：US09398251

申请日：1999-08-16

申请人： Donald V. Perino ,  Haw-Jyh Liaw ,  Alfredo Moncayo ,  Kevin Donnelly ,  Richard M. Barth ,  Bruno W. Garlepp

发明人： Donald V. Perino ,  Haw-Jyh Liaw ,  Alfredo Moncayo ,  Kevin Donnelly ,  Richard M. Barth ,  Bruno W. Garlepp

IPC分类号： G06F1314

CPC分类号： H01L23/48 ,  G06F13/423 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/12032 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/00

摘要： A chip-to-chip communication system and interface technique. A master and at least two devices are interconnected with a signal line of a high speed bus. A capacitive coupling element, for example a diode, is employed to capacitively couple the interface of the device to the signal line. By employing the capacitive coupling element, along with a suitable signaling technique which supports capacitive information transfer, high speed rates of information transfer between the master and device over the signal line are achieved.

摘要翻译： 一种芯片到芯片的通信系统和接口技术。 主机和至少两个设备与高速总线的信号线相互连接。 采用电容耦合元件，例如二极管，将器件的接口电容耦合到信号线。 通过采用电容耦合元件以及支持电容信息传输的合适的信令技术，实现了信号线上的主设备和设备之间的高速信息传送速率。

公开(公告)号：US06854030B2

公开(公告)日：2005-02-08

申请号：US10287100

申请日：2002-11-04

申请人： Donald V. Perino ,  Haw-Jyh Liaw ,  Alfredo Moncayo ,  Kevin Donnelly ,  Richard M. Barth ,  Bruno W. Garlepp

发明人： Donald V. Perino ,  Haw-Jyh Liaw ,  Alfredo Moncayo ,  Kevin Donnelly ,  Richard M. Barth ,  Bruno W. Garlepp

IPC分类号： G06F13/14 ,  G06F13/42 ,  G11C8/00 ,  H01L23/48

CPC分类号： H01L23/48 ,  G06F13/423 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/12032 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/00

摘要： An integrated circuit memory device that include an input receiver, an output driver, and a capacitive coupling element. The capacitive coupling element includes a first capacitor electrode and a second capacitor electrode. The first capacitor electrode is coupled to the input receiver and the output driver, an the second capacitor electrode couples to an external signal line. Delay modulated data is received by the input receiver from the external signal line via the capacitive coupling element.

摘要翻译： 一种集成电路存储器件，包括输入接收器，输出驱动器和电容耦合元件。 电容耦合元件包括第一电容器电极和第二电容器电极。 第一电容器电极耦合到输入接收器和输出驱动器，第二电容器电极耦合到外部信号线。 延迟调制数据由输入接收器经由电容耦合元件从外部信号线接收。

公开(公告)号：US07130944B2

公开(公告)日：2006-10-31

申请号：US11021207

申请日：2004-12-23

申请人： Donald V. Perino ,  Haw-Jyh Liaw ,  Alfredo Moncayo ,  Kevin Donnelly ,  Richard M. Barth ,  Bruno W. Garlepp

发明人： Donald V. Perino ,  Haw-Jyh Liaw ,  Alfredo Moncayo ,  Kevin Donnelly ,  Richard M. Barth ,  Bruno W. Garlepp

IPC分类号： G06F13/00

CPC分类号： H01L23/48 ,  G06F13/423 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/12032 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/00

摘要： A chip-to-chip communication system and interface technique. A master and at least two devices are interconnected with a signal line of a high speed bus. A capacitive coupling element, for example a diode, is employed to capacitively couple the interface of the device to the signal line. By employing the capacitive coupling element, along with a suitable signaling technique which supports capacitive information transfer, high speed rates of information transfer between the master and device over the signal line are achieved.

公开(公告)号：US06687780B1

公开(公告)日：2004-02-03

申请号：US09706238

申请日：2000-11-02

申请人： Bruno W. Garlepp ,  Richard M. Barth ,  Kevin S. Donnelly ,  Ely K. Tsern ,  Craig E. Hampel ,  Jeffrey D. Mitchell ,  James A. Gasbarro ,  Billy W. Garrett, Jr. ,  Fredrick A. Ware ,  Donald V. Perino

发明人： Bruno W. Garlepp ,  Richard M. Barth ,  Kevin S. Donnelly ,  Ely K. Tsern ,  Craig E. Hampel ,  Jeffrey D. Mitchell ,  James A. Gasbarro ,  Billy W. Garrett, Jr. ,  Fredrick A. Ware ,  Donald V. Perino

IPC分类号： G06F1340

CPC分类号： G06F13/4072 ,  G06F13/4086 ,  G06F13/4243

摘要： A bus system for use with addressable memory has a global bus of uni-directional signal lines. The global bus has a first end and a second end. A master device transmits data to and receives data from the global bus. First and second global bus terminators are coupled to the first and second ends of the global bus, respectively. One or more subsystems are connected in parallel to each other and to the master device via the global bus. Each subsystem includes a local bus, one or more slave devices coupled to the local bus, a write buffer that receives incoming signals from the master device via the global bus and transmits the incoming signals to the one or more slave devices via the local bus, and a read buffer that receives outgoing signals from the one or more slave devices via the local bus and transmits the outgoing signals to the master device via the global bus.

摘要翻译： 与可寻址存储器一起使用的总线系统具有单向信号线的全局总线。 全球总线有一个第一端和一端。 主设备向全局总线发送数据并从全局总线接收数据。 第一和第二全局总线终端分别耦合到全局总线的第一和第二端。 一个或多个子系统通过全局总线彼此并联连接到主设备。 每个子系统包括本地总线，耦合到本地总线的一个或多个从设备，经由全局总线接收来自主设备的输入信号的写入缓冲器，并且经由本地总线将输入信号发送到一个或多个从设备， 以及读取缓冲器，其经由本地总线从一个或多个从设备接收输出信号，并经由全局总线将输出信号发送到主设备。

公开(公告)号：US07536494B2

公开(公告)日：2009-05-19

申请号：US11752242

申请日：2007-05-22

申请人： Bruno W. Garlepp ,  Richard M. Barth ,  Kevin S. Donnelly ,  Ely K. Tsern ,  Craig E. Hampel ,  Jeffrey D. Mitchell ,  James A. Gasbarro ,  Billy W. Garrett, Jr. ,  Fredrick A. Ware ,  Donald V. Perino

发明人： Bruno W. Garlepp ,  Richard M. Barth ,  Kevin S. Donnelly ,  Ely K. Tsern ,  Craig E. Hampel ,  Jeffrey D. Mitchell ,  James A. Gasbarro ,  Billy W. Garrett, Jr. ,  Fredrick A. Ware ,  Donald V. Perino

IPC分类号： G06F13/36

CPC分类号： G06F13/4072 ,  G06F13/4086 ,  G06F13/4243

摘要： A system includes a first bus, a master device coupled to the first bus, and one or more subsystems coupled to the first bus. A respective subsystem includes a second bus, one or more slave devices coupled to the second bus, a write buffer to receive incoming signals from the master device via the first bus and to transmit signals to the one or more slave devices via the second bus in response to the incoming signals, and a read buffer to receive outgoing signals from the one or more slave devices via the second bus and to transmit signals to the master device via the first bus in response to the outgoing signals.

摘要翻译： 系统包括第一总线，耦合到第一总线的主设备和耦合到第一总线的一个或多个子系统。 相应的子系统包括第二总线，耦合到第二总线的一个或多个从设备，写入缓冲器，用于经由第一总线接收来自主设备的输入信号，以及经由第二总线将信号发送到一个或多个从设备 响应于输入信号，以及读缓冲器，用于经由第二总线接收来自一个或多个从设备的输出信号，并响应于输出信号经由第一总线向主设备发送信号。

公开(公告)号：US07222209B2

公开(公告)日：2007-05-22

申请号：US10738293

申请日：2003-12-16

申请人： Bruno W. Garlepp ,  Richard M. Barth ,  Kevin S. Donnelly ,  Ely K. Tsern ,  Craig E. Hampel ,  Jeffrey D. Mitchell ,  James A. Gasbarro ,  Billy W. Garrett, Jr. ,  Fredrick A. Ware ,  Donald V. Perino

发明人： Bruno W. Garlepp ,  Richard M. Barth ,  Kevin S. Donnelly ,  Ely K. Tsern ,  Craig E. Hampel ,  Jeffrey D. Mitchell ,  James A. Gasbarro ,  Billy W. Garrett, Jr. ,  Fredrick A. Ware ,  Donald V. Perino

IPC分类号： G06F13/14

CPC分类号： G06F13/4072 ,  G06F13/4086 ,  G06F13/4243

摘要： A bus system for use with addressable memory has a global bus of bidirectional signal lines. The global bus has a first end and a second end. A master device transmits data to and receives data from the global bus at the first end. A global bus terminator is coupled to the global bus at the second end. One or more slave devices, including a last slave device at a furthest distance from the master device, each includes an active terminator coupled to at least some of the bidirectional signal lines of the global bus. The active terminator of only the last slave device is enabled.

摘要翻译： 与可寻址存储器一起使用的总线系统具有双向信号线的全局总线。 全球总线有一个第一端和一端。 主设备在第一端向全局总线发送数据并从其接收数据。 全局总线终端器在第二端耦合到全局总线。 一个或多个从设备，包括与主设备最远距离的最后一个从设备，每个包括耦合到全局总线的至少一些双向信号线的有源终端器。 只有最后一个从设备的活动终端才能使能。

公开(公告)号：US07565468B2

公开(公告)日：2009-07-21

申请号：US11929974

申请日：2007-10-30

申请人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

发明人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

IPC分类号： G06F13/00 ,  G05F1/10

CPC分类号： G06F13/4291 ,  G06F3/061 ,  G06F3/0611 ,  G06F3/0619 ,  G06F3/0658 ,  G06F3/0661 ,  G06F3/0679 ,  G06F3/0688 ,  G06F12/0246 ,  G06F12/1081 ,  G06F13/102 ,  G06F13/1689 ,  G06F13/364 ,  G06F13/4072 ,  G06F13/4086 ,  G06F13/4234 ,  G06F13/4243 ,  G06F2206/1014 ,  G06F2212/7201 ,  G11C5/04 ,  G11C5/063 ,  G11C7/1048 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/222 ,  G11C16/32 ,  G11C19/00 ,  H03K19/00384 ,  H03K19/018585

摘要： An integrated circuit device includes an output driver, a first register to store a value representative of a drive strength setting of the output driver, wherein the value is determined based on information stored in a supplemental memory device external to the integrated circuit memory device, and a transmitter circuit configurable to receive the value representative of a drive strength setting of the output driver. The output driver is configurable to output data synchronously with respect to an external clock signal.

摘要翻译： 集成电路装置包括输出驱动器，第一寄存器，用于存储代表输出驱动器的驱动强度设置的值，其中该值基于存储在集成电路存储器件外部的补充存储器件中的信息确定，以及 发射机电路可配置为接收代表输出驱动器的驱动强度设置的值。 输出驱动器可配置为相对于外部时钟信号同步输出数据。

公开(公告)号：US07174400B2

公开(公告)日：2007-02-06

申请号：US11181411

申请日：2005-07-13

申请人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

发明人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

IPC分类号： G06F13/00

CPC分类号： G06F13/4291 ,  G06F3/061 ,  G06F3/0611 ,  G06F3/0619 ,  G06F3/0658 ,  G06F3/0661 ,  G06F3/0679 ,  G06F3/0688 ,  G06F12/0246 ,  G06F12/1081 ,  G06F13/102 ,  G06F13/1689 ,  G06F13/364 ,  G06F13/4072 ,  G06F13/4086 ,  G06F13/4234 ,  G06F13/4243 ,  G06F2206/1014 ,  G06F2212/7201 ,  G11C5/04 ,  G11C5/063 ,  G11C7/1048 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/222 ,  G11C16/32 ,  G11C19/00 ,  H03K19/00384 ,  H03K19/018585

摘要： An integrated circuit device is described. The integrated circuit device includes a transmitter circuit having an output driver to output data, and a register to store a value representative of an equalization co-efficient setting of the output driver. The value may be determined based on information stored in a supplemental memory device.

摘要翻译： 描述集成电路器件。 集成电路装置包括具有用于输出数据的输出驱动器的发送器电路和用于存储表示输出驱动器的均衡均衡设置的值的寄存器。 该值可以基于存储在补充存储器件中的信息来确定。

公开(公告)号：US07051129B2

公开(公告)日：2006-05-23

申请号：US10881433

申请日：2004-06-29

申请人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

发明人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

IPC分类号： G06F13/00

CPC分类号： G06F13/4291 ,  G06F3/061 ,  G06F3/0611 ,  G06F3/0619 ,  G06F3/0658 ,  G06F3/0661 ,  G06F3/0679 ,  G06F3/0688 ,  G06F12/0246 ,  G06F12/1081 ,  G06F13/102 ,  G06F13/1689 ,  G06F13/364 ,  G06F13/4072 ,  G06F13/4086 ,  G06F13/4234 ,  G06F13/4243 ,  G06F2206/1014 ,  G06F2212/7201 ,  G11C5/04 ,  G11C5/063 ,  G11C7/1048 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/222 ,  G11C16/32 ,  G11C19/00 ,  H03K19/00384 ,  H03K19/018585

摘要： Bus communications are optimized by adjusting signal characteristics in accordance with one or more topography dependent parameters. In a bus transmitter, a transmit signal characteristic is adjusted in accordance with a topography dependent parameter. A port in the bus transmitter receives the topography dependent parameter for later use by the parameter adjustment circuitry. The parameter adjustment circuitry adjusts a parameter control signal in accordance with the topography dependent parameter, which is coupled to the output driver. Prior to driving an output signal onto a bus, the output driver adjusts the transmit signal characteristic in accordance with the parameter control signal. Similarly, in a bus receiver, a receive signal characteristic is adjusted in response to a topography dependent parameter.

摘要翻译： 通过根据一个或多个地形相关参数调整信号特性来优化总线通信。 在总线发送器中，根据地形相关参数来调整发送信号特性。 总线发射器中的端口接收地形相关参数，供以后由参数调整电路使用。 参数调整电路根据与输出驱动器耦合的地形相关参数来调整参数控制信号。 在将输出信号驱动到总线之前，输出驱动器根据参数控制信号调整发送信号特性。 类似地，在总线接收器中，响应于地形相关参数来调整接收信号特性。

公开(公告)号：US08458385B2

公开(公告)日：2013-06-04

申请号：US13535228

申请日：2012-06-27

申请人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

发明人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

IPC分类号： G06F13/00 ,  G05F1/10

CPC分类号： G06F13/4291 ,  G06F3/061 ,  G06F3/0611 ,  G06F3/0619 ,  G06F3/0658 ,  G06F3/0661 ,  G06F3/0679 ,  G06F3/0688 ,  G06F12/0246 ,  G06F12/1081 ,  G06F13/102 ,  G06F13/1689 ,  G06F13/364 ,  G06F13/4072 ,  G06F13/4086 ,  G06F13/4234 ,  G06F13/4243 ,  G06F2206/1014 ,  G06F2212/7201 ,  G11C5/04 ,  G11C5/063 ,  G11C7/1048 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/222 ,  G11C16/32 ,  G11C19/00 ,  H03K19/00384 ,  H03K19/018585

摘要： A chip includes a receiver circuit that uses a reference voltage to receive a data signal such that a logic level of the received data signal is determined using the reference voltage, and a register to store a value that represents an adjustment to the reference voltage.

摘要翻译： 芯片包括接收器电路，其使用参考电压来接收数据信号，使得使用参考电压确定接收到的数据信号的逻辑电平，以及寄存器，用于存储表示对参考电压的调整的值。