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    Configuration bus interface circuit for FPGAs
    2.
    发明授权
    Configuration bus interface circuit for FPGAs 有权
    FPGA配置总线接口电路

    公开(公告)号：US06429682B1

    公开(公告)日：2002-08-06

    申请号：US09865813

    申请日：2001-05-25

    申请人： David P. Schultz ,  Lawrence C. Hung ,  F. Erich Goetting

    发明人： David P. Schultz ,  Lawrence C. Hung ,  F. Erich Goetting

    IPC分类号： H03K19173

    CPC分类号： H03M13/09

    摘要： A bus interface circuit for a programmable logic device (PLD) including an interface multiplexer connected between two or more external communication circuits and a configuration memory array. The interface multiplexer coordinates communication between a selected one of the external communication circuits and a packet processor. The packet processor interprets command/data information transmitted in a bit stream from the selected external communication circuit. In a default state, the interface multiplexer connects dual-purpose input/output pins of the PLD to the packet processor. In an alternative state, the interface multiplexer connects a JTAG interface circuit to the packet processor to facilitate configuration operations through the JTAG pins of the PLD.

    摘要翻译： 一种用于可编程逻辑器件（PLD）的总线接口电路，包括连接在两个或多个外部通信电路和配置存储器阵列之间的接口多路复用器。 接口多路复用器协调所选择的一个外部通信电路和分组处理器之间的通信。 分组处理器解译从所选择的外部通信电路在比特流中发送的命令/数据信息。 在默认状态下，接口多路复用器将PLD的双用途输入/输出引脚连接到数据包处理器。 在替代状态下，接口多路复用器将JTAG接口电路连接到分组处理器，以便于通过PLD的JTAG引脚进行配置操作。

    Configuration bus interface circuit for FPGAS
    3.
    发明授权
    Configuration bus interface circuit for FPGAS 有权
    用于FPGAS的配置总线接口电路

    公开(公告)号：US06262596B1

    公开(公告)日：2001-07-17

    申请号：US09374471

    申请日：1999-08-13

    申请人： David P. Schultz ,  Lawrence C. Hung ,  F. Erich Goetting

    发明人： David P. Schultz ,  Lawrence C. Hung ,  F. Erich Goetting

    IPC分类号： H03K19177

    CPC分类号： H03M13/09

    摘要： A bus interface circuit for a programmable logic device (PLD) including an interface multiplexer connected between two or more external communication circuits and a configuration memory array. The interface multiplexer coordinates communication between a selected one of the external communication circuits and a packet processor. The packet processor interprets command/data information transmitted in a bit stream from the selected external communication circuit. In a default state, the interface multiplexer connects dual-purpose input/output pins of the PLD to the packet processor. In an alternative state, the interface multiplexer connects a JTAG interface circuit to the packet processor to facilitate configuration operations through the JTAG pins of the PLD.

    摘要翻译： 一种用于可编程逻辑器件（PLD）的总线接口电路，包括连接在两个或多个外部通信电路和配置存储器阵列之间的接口多路复用器。 接口多路复用器协调所选择的一个外部通信电路和分组处理器之间的通信。 分组处理器解译从所选择的外部通信电路在比特流中发送的命令/数据信息。 在默认状态下，接口多路复用器将PLD的双用途输入/输出引脚连接到数据包处理器。 在替代状态下，接口多路复用器将JTAG接口电路连接到分组处理器，以便于通过PLD的JTAG引脚进行配置操作。

    Reconfiguration port for dynamic reconfiguration-system monitor interface
    4.
    发明授权
    Reconfiguration port for dynamic reconfiguration-system monitor interface 有权
    动态重新配置系统监控接口的重新配置端口

    公开(公告)号：US07233532B2

    公开(公告)日：2007-06-19

    申请号：US10836961

    申请日：2004-04-30

    申请人： Vasisht Mantra Vadi ,  David P. Schultz ,  John D. Logue ,  John McGrath ,  Anthony Collins ,  F. Erich Goetting

    发明人： Vasisht Mantra Vadi ,  David P. Schultz ,  John D. Logue ,  John McGrath ,  Anthony Collins ,  F. Erich Goetting

    IPC分类号： G11C7/00 ,  G11C8/00

    CPC分类号： H03K19/17776 ,  H03K19/17744 ,  H03K19/17752 ,  H03K19/1776 ,  H03K19/17764

    摘要： Method and apparatus for an interface to a system monitor (1600) is described. A controller (102) accessible via a port interface thereof (110) is configured for read/write access to configuration memory cells (1500) and for read access to status registers (1602). The configuration memory cells (1500) are addressable via a first address space, and the status registers (1602) are addressable via a second address space different from the first address space. The port interface (110) is configured to receive a plurality of signals including a data address signal (124) and a data clock signal (121). The data address signal (124) has address information for accessing either the first address space or the second address space.

    摘要翻译： 描述了用于系统监视器（1600）的接口的方法和装置。 经由其端口接口（110）可访问的控制器（102）被配置用于对配置存储器单元（1500）进行读/写访问以及对状态寄存器（1602）的读取访问。 配置存储器单元（1500）可通过第一地址空间寻址，并且状态寄存器（1602）可通过与第一地址空间不同的第二地址空间来寻址。 端口接口（110）被配置为接收包括数据地址信号（124）和数据时钟信号（121）的多个信号。 数据地址信号（124）具有访问第一地址空间或第二地址空间的地址信息。

    Programmable logic device capable of preserving state data during partial or complete reconfiguration
    5.
    发明授权
    Programmable logic device capable of preserving state data during partial or complete reconfiguration 有权
    能够在部分或完全重新配置期间保持状态数据的可编程逻辑器件

    公开(公告)号：US06525562B1

    公开(公告)日：2003-02-25

    申请号：US10136141

    申请日：2002-04-30

    申请人： David P. Schultz ,  Lawrence C. Hung ,  F. Erich Goetting

    发明人： David P. Schultz ,  Lawrence C. Hung ,  F. Erich Goetting

    IPC分类号： H03K19177

    CPC分类号： H03K19/17772 ,  H03K19/17728 ,  H03K19/17752 ,  H03K19/17756 ,  H03K19/1776

    摘要： A programmable logic device (PLD) can be reconfigured without losing state data derived from logical operations performed using a previous logic configuration. One PLD in accordance with the invention includes a number of configurable logic blocks (CLBS) and input/output blocks (IOBs). Each CLB and IOB includes a number of configuration memory cells adapted to store the logical function of the FPGA. Each CLB and IOB additionally includes user storage elements adapted to store state data that results from the PLD performing a programmed logical function, such as a selected combinatorial function of input signals. The PLD preserves the data stored in the user storage element as the PLD is reconfigured. The state data is therefore available for use by the PLD after the PLD is reconfigured to perform a new logic function.

    摘要翻译： 可以重新配置可编程逻辑器件（PLD），而不会丢失从使用先前逻辑配置执行的逻辑运算导出的状态数据。 根据本发明的一个PLD包括多个可配置逻辑块（CLBS）和输入/输出块（IOB）。 每个CLB和IOB包括适于存储FPGA的逻辑功能的多个配置存储器单元。 每个CLB和IOB还包括适于存储由PLD产生的状态数据的用户存储元件，所述状态数据由PLD执行编程的逻辑功能，诸如所选择的输入信号的组合功能。 当PLD被重新配置时，PLD保留存储在用户存储单元中的数据。 因此，在重新配置PLD以执行新的逻辑功能之后，状态数据可供PLD使用。

    Programmable logic device capable of preserving user data during partial or complete reconfiguration
    6.
    发明授权
    Programmable logic device capable of preserving user data during partial or complete reconfiguration 有权
    能够在部分或完全重新配置期间保留用户数据的可编程逻辑器件

    公开(公告)号：US06507211B1

    公开(公告)日：2003-01-14

    申请号：US09363990

    申请日：1999-07-29

    申请人： David P. Schultz ,  Lawrence C. Hung ,  F. Erich Goetting

    发明人： David P. Schultz ,  Lawrence C. Hung ,  F. Erich Goetting

    IPC分类号： G06F738

    CPC分类号： H03K19/17772 ,  H03K19/17728 ,  H03K19/17752 ,  H03K19/17756 ,  H03K19/1776

    摘要： A programmable logic device (PLD) can be reconfigured without losing state data derived from logical operations performed using a previous logic configuration. One PLD in accordance with the invention includes a number of configurable logic blocks (CLBs) and input/output blocks (IOBs). Each CLB and IOB includes a number of configuration memory cells adapted to store the logical function of the FPGA. Each CLB and IOB additionally includes user storage elements adapted to store state data that-results from the PLD performing a programmed logical function, such as a selected combinatorial function of input signals. The PLD preserves the data stored in the user storage element as the PLD is reconfigured. The user data is therefore available for use by the PLD after the PLD is reconfigured to perform a new logic function.

    摘要翻译： 可以重新配置可编程逻辑器件（PLD），而不会丢失从使用先前逻辑配置执行的逻辑运算导出的状态数据。 根据本发明的一个PLD包括多个可配置逻辑块（CLB）和输入/输出块（IOB）。 每个CLB和IOB包括适于存储FPGA的逻辑功能的多个配置存储器单元。 每个CLB和IOB还包括适于存储状态数据的用户存储元件，所述状态数据是来自执行编程逻辑功能的PLD的结果，诸如所选择的输入信号的组合功能。 当PLD被重新配置时，PLD保留存储在用户存储单元中的数据。 因此，在重新配置PLD以执行新的逻辑功能之后，用户数据可供PLD使用。

    High speed post-programming net verification method
    7.
    发明授权
    High speed post-programming net verification method 失效
    高速后编程网验证方法

    公开(公告)号：US5617021A

    公开(公告)日：1997-04-01

    申请号：US511574

    申请日：1995-08-04

    申请人： F. Erich Goetting ,  Wade K. Peterson ,  David P. Schultz

    发明人： F. Erich Goetting ,  Wade K. Peterson ,  David P. Schultz

    IPC分类号： G01R31/3185 ,  H03K19/173 ,  G01R31/02

    CPC分类号： G01R31/318519 ,  H03K19/1736 ,  H03K19/17764 ,  H03K19/17796

    摘要： A method and structure for verifying interconnect structure of an FPGA device after programming. In a preferred embodiment, after programming, a single wire segment on each net of a layout is pulled down to a low reference voltage. Voltage levels on all wire segments of the device are then captured and shifted out of the device for comparison to the expected values. Low voltage levels on segments expected to remain high reveal short circuit flaws. High voltage levels on segments expected to remain low reveal open circuit flaws.

    摘要翻译： 编程后验证FPGA器件的互连结构的方法和结构。 在优选实施例中，在编程之后，布局的每个网上的单个线段被下拉到低参考电压。 然后将设备的所有线段上的电压电平捕获并移出设备以与预期值进行比较。 预计部分高电平的低电平显示短路缺陷。 预计部分低电平的高电压电平显示开路缺陷。

    Method and system for measuring antifuse resistance
    8.
    发明授权
    Method and system for measuring antifuse resistance 失效
    测量反熔丝的方法和系统

    公开(公告)号：US5694047A

    公开(公告)日：1997-12-02

    申请号：US512795

    申请日：1995-08-09

    申请人： F. Erich Goetting ,  Venu Kondapalli ,  David P. Schultz

    发明人： F. Erich Goetting ,  Venu Kondapalli ,  David P. Schultz

    IPC分类号： G01R27/14 ,  G01R27/20 ,  G01R31/3185 ,  G11C17/18 ,  G01R27/08 ,  G11C17/16

    CPC分类号： G01R31/318519 ,  G01R27/205 ,  G11C17/18 ,  G01R27/14

    摘要： A method and system for measuring programmed antifuse resistance in an FPGA without disturbing the antifuse resistance. The method includes estimating a plurality of subparts of the programming path connecting low and high programming voltage sources on the FPGA device, measuring the path as a whole, and subtracting the sum total of the subparts from the whole path measurement, thereby deriving the antifuse resistance. If the derived antifuse resistance is higher than desired, programming and measurement may be repeated to ensure device longevity and accurate timing for implemented designs.

    摘要翻译： 用于测量FPGA中编程反熔丝电阻的方法和系统，而不会干扰反熔丝电阻。 该方法包括估计连接FPGA器件上的低编程电压源和高编程电压源的编程路径的多个子部分，测量整个路径，并从整个路径测量中减去子部分的总和，从而导出反熔丝电阻 。 如果得到的反熔丝电阻高于期望值，则可以重复编程和测量，以确保器件寿命和实施设计的精确时序。

    Reconfiguration port for dynamic reconfiguration
    9.
    发明授权
    Reconfiguration port for dynamic reconfiguration 有权
    重新配置端口用于动态重新配置

    公开(公告)号：US07218137B2

    公开(公告)日：2007-05-15

    申请号：US10837331

    申请日：2004-04-30

    申请人： Vasisht Mantra Vadi ,  David P. Schultz ,  John D. Logue ,  John McGrath ,  Anthony Collins ,  F. Erich Goetting

    发明人： Vasisht Mantra Vadi ,  David P. Schultz ,  John D. Logue ,  John McGrath ,  Anthony Collins ,  F. Erich Goetting

    IPC分类号： H03K19/173

    CPC分类号： H03K19/17752 ,  H03K19/17732 ,  H03K19/17756 ,  H03K19/1776

    摘要： Method and apparatus for dynamic configuration of function block logic of an integrated circuit is described. The integrated circuit includes a reconfiguration port coupled to a controller. The controller is coupled to an array of memory cell. A portion of the array of memory cells is coupled for read/write communication with the controller, and another portion of the array of memory cells is not coupled for read/write communication with the controller. The portion of the array of memory cells is configurable at an operational frequency of the integrated circuit for dynamic reconfiguration of the function block logic of the integrated circuit.

    摘要翻译： 描述了用于集成电路的功能块逻辑的动态配置的方法和装置。 集成电路包括耦合到控制器的重配置端口。 控制器耦合到存储器单元的阵列。 存储器单元阵列的一部分被耦合用于与控制器的读/写通信，并且存储器单元阵列的另一部分不耦合用于与控制器的读/写通信。 存储器单元阵列的部分可以在集成电路的工作频率下配置，用于集成电路的功能块逻辑的动态重新配置。

    Reconfiguration port for dynamic reconfiguration—sub-frame access for reconfiguration
    10.
    发明授权
    Reconfiguration port for dynamic reconfiguration—sub-frame access for reconfiguration 有权
    用于重新配置的动态重新配置 - 子帧访问的重新配置端口

    公开(公告)号：US07126372B2

    公开(公告)日：2006-10-24

    申请号：US10836841

    申请日：2004-04-30

    申请人： Vasisht Mantra Vadi ,  David P. Schultz ,  John D. Logue ,  John McGrath ,  Anthony Collins ,  F. Erich Goetting

    发明人： Vasisht Mantra Vadi ,  David P. Schultz ,  John D. Logue ,  John McGrath ,  Anthony Collins ,  F. Erich Goetting

    IPC分类号： H03K19/173

    CPC分类号： H03K19/173

    摘要： Method and apparatus for sub-frame bit access for reconfiguring a logic block of a programmable logic device is described. A reconfiguration port in communication with a controller is provided. The controller is in communication with configuration memory for configuring the logic block. Configuration information is provided via the reconfiguration port. A single data word stored in the configuration memory is read via the controller, modified with the configuration information, and written back into configuration memory. Accordingly, by reading a single data word, in contrast to an entire frame, on-the-fly reconfiguration is facilitated.

    摘要翻译： 描述了用于重配置可编程逻辑器件的逻辑块的子帧位访问的方法和装置。 提供了与控制器通信的重新配置端口。 控制器与用于配置逻辑块的配置存储器通信。 配置信息通过重配置端口提供。 通过控制器读取存储在配置存储器中的单个数据字，用配置信息进行修改，并写回到配置存储器中。 因此，通过读取单个数据字，与整个帧相反，便于实时重新配置。