公开(公告)号：US20070156986A1

公开(公告)日：2007-07-05

申请号：US11322757

申请日：2005-12-30

申请人： Gilbert Neiger ,  Andrew Anderson ,  Steven Bennett ,  Rajesh Madukkarumukumana ,  Richard Uhlig ,  Rajesh Parthasarathy ,  Sebastian Schoenberg

发明人： Gilbert Neiger ,  Andrew Anderson ,  Steven Bennett ,  Rajesh Madukkarumukumana ,  Richard Uhlig ,  Rajesh Parthasarathy ,  Sebastian Schoenberg

IPC分类号： G06F12/14

CPC分类号： G06F12/1441 ,  G06F12/145 ,  G06F2009/45587

摘要： Embodiments of apparatuses, methods, and systems for guests to access memory mapped devices are disclosed. In one embodiment, an apparatus includes evaluation logic and exit logic. The evaluation logic is to determine, in response to an attempt of a guest to access a device using a memory address mapped to the device and based on an access type, whether the access is allowed. The exit logic is to transfer control to a host if the evaluation logic determines that the access is not allowed.

摘要翻译： 公开了访客访问存储器映射设备的装置，方法和系统的实施例。 在一个实施例中，装置包括评估逻辑和退出逻辑。 评估逻辑是为了响应于访客访问使用映射到设备的存储器地址并基于访问类型访问设备的尝试，确定访问是否被允许。 如果评估逻辑确定不允许访问，退出逻辑将控制传送到主机。

公开(公告)号：US20070157197A1

公开(公告)日：2007-07-05

申请号：US11323114

申请日：2005-12-30

申请人： Gilbert Neiger ,  Rajesh Madukkarumukumana ,  Richard Uhlig ,  Udo Steinberg ,  Sebastian Schoenberg ,  Sridhar Muthrasanallur ,  Steven Bennett ,  Andrew Anderson ,  Erik Cota-Robles

发明人： Gilbert Neiger ,  Rajesh Madukkarumukumana ,  Richard Uhlig ,  Udo Steinberg ,  Sebastian Schoenberg ,  Sridhar Muthrasanallur ,  Steven Bennett ,  Andrew Anderson ,  Erik Cota-Robles

IPC分类号： G06F9/455

CPC分类号： G06F13/24 ,  G06F9/45533 ,  G06F9/4812

摘要： Embodiments of apparatuses, methods, and systems for delivering an interrupt to a virtual processor are disclosed. In one embodiment, an apparatus includes an interface to receive an interrupt request, delivery logic, and exit logic. The delivery logic is to determine, based on an attribute of the interrupt request, whether the interrupt request is to be delivered to the virtual processor. The exit logic is to transfer control to a host if the delivery logic determines that the interrupt request is not to be delivered to the virtual processor.

摘要翻译： 公开了用于向虚拟处理器递送中断的装置，方法和系统的实施例。 在一个实施例中，装置包括用于接收中断请求，传递逻辑和退出逻辑的接口。 交付逻辑是基于中断请求的属性来确定中断请求是否被传送到虚拟处理器。 如果传递逻辑确定中断请求不被传送到虚拟处理器，则出口逻辑是将控制传送到主机。

公开(公告)号：US20060130060A1

公开(公告)日：2006-06-15

申请号：US11008911

申请日：2004-12-10

申请人： Andrew Anderson ,  Steven Bennett ,  Erik Cota-Robles ,  Alain Kagi ,  Gilbert Neiger ,  Rajesh Madukkarumukumana ,  Sebastian Schoenberg ,  Richard Uhlig ,  Michael Rothman ,  Vincent Zimmer ,  Stalinselvaraj Jeyasingh

发明人： Andrew Anderson ,  Steven Bennett ,  Erik Cota-Robles ,  Alain Kagi ,  Gilbert Neiger ,  Rajesh Madukkarumukumana ,  Sebastian Schoenberg ,  Richard Uhlig ,  Michael Rothman ,  Vincent Zimmer ,  Stalinselvaraj Jeyasingh

IPC分类号： G06F9/455

CPC分类号： G06F9/45533

摘要： In some embodiments, the invention involves a system to deprivilege components of a virtual machine monitor and enable deprivileged service virtual machines (SVMs) to handle selected trapped events. An embodiment of the invention is a hybrid VMM operating on a platform with hardware virtualization support. The hybrid VMM utilizes features from both hypervisor-based and host-based VMM architectures. In at least one embodiment, the functionality of a traditional VMM is partitioned into a small platform-dependent part called a micro-hypervisor (MH) and one or more platform-independent parts called service virtual machines (SVMs). The micro-hypervisor operates at a higher virtual machine (VM) privilege level than any SVM, while the SVM and other VMs may still have access to any instruction set architecture (ISA) privilege level. Other embodiments are described and claimed.

摘要翻译： 在一些实施例中，本发明涉及一种剥夺虚拟机监视器组件的系统，并使得被剥夺虚拟机的虚拟机（SVM）能够处理选定的被捕获的事件。 本发明的实施例是在具有硬件虚拟化支持的平台上运行的混合VMM。 混合VMM利用基于虚拟机管理程序和基于主机的VMM架构的功能。 在至少一个实施例中，传统VMM的功能被划分为称为微管理程序（MH）的小平台相关部分和称为服务虚拟机（SVM）的一个或多个平台无关部件。 微型管理程序在比任何SVM更高的虚拟机（VM）权限级别运行，而SVM和其他VM可能仍然可以访问任何指令集体系结构（ISA）特权级别。 描述和要求保护其他实施例。

公开(公告)号：US20060161719A1

公开(公告)日：2006-07-20

申请号：US11036736

申请日：2005-01-14

申请人： Steven Bennett ,  Andrew Anderson ,  Gilbert Neiger ,  Rajesh Madukkarumukumana ,  Richard Uhlig ,  Larry Smith ,  Dion Rodgers

发明人： Steven Bennett ,  Andrew Anderson ,  Gilbert Neiger ,  Rajesh Madukkarumukumana ,  Richard Uhlig ,  Larry Smith ,  Dion Rodgers

IPC分类号： G06F21/00

CPC分类号： G06F12/1483 ,  G06F9/45533 ,  G06F9/45558 ,  G06F12/109 ,  G06F2009/45583 ,  G06F2212/151 ,  G06F2212/152 ,  G06F2212/657

摘要： A processor including a virtualization system of the processor with a memory virtualization support system to map a reference to guest-physical memory made by guest software executable on a virtual machine which in turn is executable on a host machine in which the processor is operable to a reference to host-physical memory of the host machine.

摘要翻译： 一种处理器，其包括具有存储器虚拟化支持系统的处理器的虚拟化系统，以将参考映射到由虚拟机上可执行的客户机软件制成的客体物理存储器，该虚拟机器又可在主机上执行，其中处理器可操作为 引用主机的主机物理内存。

公开(公告)号：US20080046679A1

公开(公告)日：2008-02-21

申请号：US11504964

申请日：2006-08-15

申请人： Steven M. Bennett ,  Andrew V. Anderson ,  Gilbert Neiger ,  Richard Uhlig ,  Dion Rodgers ,  Rajesh Madukkarumukumana ,  Camron Rust ,  Sebastian Schoenberg

发明人： Steven M. Bennett ,  Andrew V. Anderson ,  Gilbert Neiger ,  Richard Uhlig ,  Dion Rodgers ,  Rajesh Madukkarumukumana ,  Camron Rust ,  Sebastian Schoenberg

IPC分类号： G06F12/00

CPC分类号： G06F12/1027 ,  G06F9/3004 ,  G06F9/30076 ,  G06F9/45558 ,  G06F12/0246 ,  G06F12/0875 ,  G06F12/1009 ,  G06F12/1036 ,  G06F12/1054 ,  G06F2009/45583 ,  G06F2212/152 ,  G06F2212/2022 ,  G06F2212/452 ,  G06F2212/50 ,  G06F2212/65 ,  G06F2212/657 ,  G06F2212/68 ,  G06F2212/683 ,  G06F2212/7201

摘要： A processor including logic to execute an instruction to synchronize a mapping from a physical address of a guest of a virtualization based system (guest physical address) to a physical address of the host of the virtualization based system (host physical address), and stored in a translation lookaside buffer (TLB), with a corresponding mapping stored in an extended paging table (EPT) of the virtualization based system.

摘要翻译： 一种处理器，包括执行指令以使来自基于虚拟化的系统的客户机的物理地址（客户物理地址）到基于虚拟化系统的主机的物理地址（主机物理地址）的映射同步的指令，并且存储在 翻译后备缓冲器（TLB），其中相应的映射存储在基于虚拟化的系统的扩展分页表（EPT）中。

公开(公告)号：US20060288130A1

公开(公告)日：2006-12-21

申请号：US11157675

申请日：2005-06-21

申请人： Rajesh Madukkarumukumana ,  Udo Steinberg ,  Steven Bennett ,  Andrew Anderson ,  Gilbert Neiger

发明人： Rajesh Madukkarumukumana ,  Udo Steinberg ,  Steven Bennett ,  Andrew Anderson ,  Gilbert Neiger

IPC分类号： G06F13/28

CPC分类号： G06F12/1081 ,  G06F13/28

摘要： A apparatus is disclosed. The apparatus includes a remapping circuit to facilitate access of one or more I/O devices to a memory device for direct memory access (DMA) transactions. The remapping circuit includes a translation mechanism to perform memory address translations for I/O DMA transactions via address window-based translations.

摘要翻译： 公开了一种装置。 该装置包括重新映射电路，以便于将一个或多个I / O设备访问到用于直接存储器访问（DMA）事务的存储器设备。 重新映射电路包括一个翻译机制，用于通过地址窗口的翻译来执行用于I / O DMA事务的存储器地址转换。

公开(公告)号：US08843727B2

公开(公告)日：2014-09-23

申请号：US10957306

申请日：2004-09-30

申请人： Ioannis Schoinas ,  Gilbert Neiger ,  Rajesh Madukkarumukumana ,  Ku-jei King ,  Richard Uhlig ,  Achmed Rumi Zahir ,  Koichi Yamada

发明人： Ioannis Schoinas ,  Gilbert Neiger ,  Rajesh Madukkarumukumana ,  Ku-jei King ,  Richard Uhlig ,  Achmed Rumi Zahir ,  Koichi Yamada

IPC分类号： G06F12/08 ,  G06F12/10

CPC分类号： G06F12/1081 ,  G06F12/1036 ,  G06F12/109

摘要： An embodiment of the present invention is a technique to enhance address translation performance. A register stores capability indicators to indicate capability supported by a circuit in a chipset for address translation of a guest physical address to a host physical address. A plurality of multi-level page tables is used for page walking in the address translation. Each of the page tables has page table entries. Each of the page table entries has at least an entry specifier corresponding to the capability indicated by the capability indicators.

摘要翻译： 本发明的一个实施例是一种增强地址转换性能的技术。 寄存器存储用于指示由芯片组中的电路支持的能力指示符，用于将客体物理地址地址转换为主机物理地址。 在地址转换中使用多个多级页表进行页面行走。 每个页表都有页表项。 每个页表条目至少具有与能力指示符指示的能力对应的条目说明符。

公开(公告)号：US20060075285A1

公开(公告)日：2006-04-06

申请号：US10956630

申请日：2004-09-30

申请人： Rajesh Madukkarumukumana ,  Ioannis Schoinas ,  Ku-jei King ,  Balaji Vembu ,  Gilbert Neiger ,  Richard Uhlig

发明人： Rajesh Madukkarumukumana ,  Ioannis Schoinas ,  Ku-jei King ,  Balaji Vembu ,  Gilbert Neiger ,  Richard Uhlig

IPC分类号： G06F11/00

CPC分类号： G06F11/0712 ,  G06F11/073 ,  G06F11/0745 ,  G06F11/0793 ,  G06F12/1081

摘要： An embodiment of the present invention is a technique to process faults in a direct memory access address translation. A register set stores global control or status information for fault processing of a fault generated by an input/output (I/O) transaction requested by an I/O device. An address translation structure translates a guest physical address to a host physical address. The guest physical address corresponds to the I/O transaction and is mapped to a domain. The address translation structure has at least an entry associated with the domain and domain-specific control information for the fault processing.

摘要翻译： 本发明的一个实施例是一种在直接存储器访问地址转换中处理故障的技术。 寄存器组存储由I / O设备请求的输入/输出（I / O）事务产生的故障的故障处理的全局控制或状态信息。 地址转换结构将访客物理地址转换为主机物理地址。 访客物理地址对应于I / O事务，并映射到域。 地址转换结构至少具有与域相关联的条目和用于故障处理的特定于域的控制信息。

公开(公告)号：US20060075147A1

公开(公告)日：2006-04-06

申请号：US10956206

申请日：2004-09-30

申请人： Ioannis Schoinas ,  Rajesh Madukkarumukumana ,  Gilbert Neiger ,  Richard Uhlig ,  Balaji Vembu

发明人： Ioannis Schoinas ,  Rajesh Madukkarumukumana ,  Gilbert Neiger ,  Richard Uhlig ,  Balaji Vembu

IPC分类号： G06F3/00 ,  G06F13/28 ,  G06F12/00

CPC分类号： G06F12/1027 ,  G06F12/1081 ,  G06F2212/151 ,  G06F2212/683

摘要： An embodiment of the present invention is a technique to provide cache support for direct memory access address translation. A cache structure stores cached entries used in address translation of a guest physical address to a host physical address. The guest physical address corresponds to a guest domain identified by a guest domain identifier in an input/output (I/O) transaction requested by an I/O device. A register stores an invalidating domain identifier identifying an invalidating domain and an indicator indicating invalidating an entry in the cached entries having a tag.

摘要翻译： 本发明的实施例是提供用于直接存储器访问地址转换的高速缓存支持的技术。 高速缓存结构将客户物理地址的地址转换中使用的缓存条目存储到主机物理地址。 访客物理地址对应于由I / O设备请求的输入/输出（I / O）事务中的来宾域标识符标识的访客域。 寄存器存储标识无效域的无效域标识符和指示使具有标签的缓存条目中的条目无效的指示符。

公开(公告)号：US20060069899A1

公开(公告)日：2006-03-30

申请号：US10957306

申请日：2004-09-30

申请人： Ioannis Schoinas ,  Gilbert Neiger ,  Rajesh Madukkarumukumana ,  Ku-jei King ,  Richard Uhlig ,  Achmed Zahir ,  Koichi Yamada

发明人： Ioannis Schoinas ,  Gilbert Neiger ,  Rajesh Madukkarumukumana ,  Ku-jei King ,  Richard Uhlig ,  Achmed Zahir ,  Koichi Yamada

IPC分类号： G06F12/08

CPC分类号： G06F12/1081 ,  G06F12/1036 ,  G06F12/109

摘要： An embodiment of the present invention is a technique to enhance address translation performance. A register stores capability indicators to indicate capability supported by a circuit in a chipset for address translation of a guest physical address to a host physical address. A plurality of multi-level page tables is used for page walking in the address translation. Each of the page tables has page table entries. Each of the page table entries has at least an entry specifier corresponding to the capability indicated by the capability indicators.

摘要翻译： 本发明的一个实施例是一种增强地址转换性能的技术。 寄存器存储用于指示由芯片组中的电路支持的能力指示符，用于将客体物理地址地址转换为主机物理地址。 在地址转换中使用多个多级页表进行页面行走。 每个页表都有页表项。 每个页表条目至少具有与能力指示符指示的能力对应的条目说明符。