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    Semiconductor Arrangement
    1.
    发明申请
    Semiconductor Arrangement 有权
    半导体安排

    公开(公告)号：US20130240902A1

    公开(公告)日：2013-09-19

    申请号：US13419469

    申请日：2012-03-14

    申请人： Hans-Joachim Schulze ,  Manfred Kotek ,  Johannes Baumgartl ,  Markus Harfmann ,  Christian Krenn ,  Thomas Neidhart

    发明人： Hans-Joachim Schulze ,  Manfred Kotek ,  Johannes Baumgartl ,  Markus Harfmann ,  Christian Krenn ,  Thomas Neidhart

    IPC分类号： H01L29/36 ,  H01L29/20 ,  H01L21/20 ,  H01L29/16

    CPC分类号： H01L29/7802 ,  H01L21/2251 ,  H01L21/3247 ,  H01L21/6835 ,  H01L29/0634 ,  H01L29/0873 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/167 ,  H01L29/2003 ,  H01L29/207 ,  H01L29/66712 ,  H01L2221/68345

    摘要： A first semiconductor zone of a first conduction type is formed from a semiconductor base material doped with first and second dopants. The first and second dopants are different substances and also different from the semiconductor base material. The first dopant is electrically active and causes a doping of the first conduction type in the semiconductor base material, and causes either a decrease or an increase of a lattice constant of the pure, undoped first semiconductor zone. The second dopant may be electrically active, and may be of the same doping type as the first dopant, causes one or both of: a hardening of the first semiconductor zone; an increase of the lattice constant of the pure, undoped first semiconductor zone if the first dopant causes a decrease, and a decrease of the lattice constant of the pure, undoped first semiconductor zone if the first dopant causes an increase, respectively.

    摘要翻译： 第一导电类型的第一半导体区域由掺杂有第一和第二掺杂剂的半导体基底材料形成。 第一和第二掺杂剂是不同的物质，也不同于半导体基材。 第一掺杂剂是电活性的并且引起半导体基底材料中的第一导电类型的掺杂，并且导致纯的未掺杂的第一半导体区域的晶格常数的减小或增加。 第二掺杂剂可以是电活性的，并且可以具有与第一掺杂剂相同的掺杂类型，导致第一半导体区的硬化; 如果第一掺杂剂引起降低，则纯的未掺杂的第一半导体区域的晶格常数增加，并且如果第一掺杂剂分别引起增加，则纯的未掺杂的第一半导体区域的晶格常数降低。

    Method of Producing a Thin Semiconductor Chip
    4.
    发明申请
    Method of Producing a Thin Semiconductor Chip 有权
    制造薄型半导体芯片的方法

    公开(公告)号：US20090098684A1

    公开(公告)日：2009-04-16

    申请号：US12246983

    申请日：2008-10-07

    申请人： Werner Kroeninger ,  Manfred Kotek ,  Adolf Koller ,  Abdul Rahman Mohamed

    发明人： Werner Kroeninger ,  Manfred Kotek ,  Adolf Koller ,  Abdul Rahman Mohamed

    IPC分类号： H01L21/50

    CPC分类号： H01L21/78 ,  H01L21/6835 ,  H01L2221/68318 ,  H01L2221/68331

    摘要： A method of fabricating a semiconductor chip includes the providing an adhesive layer on the outer area of the active surface of a device wafer and attaching a rigid body to the active surface by the adhesive layer. The device wafer is thinned by treating the passive surface of the device wafer. A first backing tape is connected to the passive surface of the device wafer. The outer portion of the rigid body is separated from the central portion of the rigid body and the outer portion of the device wafer is separated from the central portion of the device wafer. The central portion of the rigid body, the outer portion of the device wafer and the outer portion of the rigid body are removed from the first backing tape. The device wafer may be diced into semiconductor chips.

    摘要翻译： 制造半导体芯片的方法包括在器件晶片的有源表面的外部区域上提供粘合剂层，并通过粘合剂层将刚性体附着到活性表面。 通过处理器件晶片的被动表面来使器件晶片变薄。 第一背衬带连接到器件晶片的被动表面。 刚体的外部与刚体的中心部分分离，并且装置晶片的外部与装置晶片的中心部分分开。 刚性体的中心部分，装置晶片的外部部分和刚体的外部部分从第一背衬带上移除。 器件晶片可以切成半导体芯片。

    Semiconductor arrangement
    5.
    发明授权
    Semiconductor arrangement 有权
    半导体安排

    公开(公告)号：US07498194B2

    公开(公告)日：2009-03-03

    申请号：US11733930

    申请日：2007-04-11

    申请人： Nikolaus Bott ,  Oliver Haeberlen ,  Manfred Kotek ,  Joost Larik ,  Josef Maerz ,  Ralf Otremba

    发明人： Nikolaus Bott ,  Oliver Haeberlen ,  Manfred Kotek ,  Joost Larik ,  Josef Maerz ,  Ralf Otremba

    IPC分类号： H01L21/44

    CPC分类号： H01L23/3192 ,  H01L24/05 ,  H01L25/16 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/00

    摘要： The invention relates to a vertical arrangement of at least two semiconductor components which are electrically insulated from one another by at least one passivation layer. The invention likewise relates to a method for fabricating such a semiconductor arrangement. A semiconductor arrangement is specified in which, inter alia, the risk of cracking at the metallization edges, for example, caused by thermomechanical loading, is reduced and the fabrication-dictated high content of radical hydrogen is minimized. Furthermore, a method for fabricating such a semiconductor arrangement is specified.

    摘要翻译： 本发明涉及通过至少一个钝化层彼此电绝缘的至少两个半导体部件的垂直布置。 本发明同样涉及制造这种半导体装置的方法。 规定了一种半导体装置，其中特别地，例如由热机械载荷引起的金属化边缘处的开裂风险降低，制造规定的高含量的自由基氢被最小化。 此外，规定了制造这种半导体装置的方法。

    Semiconductor Arrangement
    6.
    发明申请
    Semiconductor Arrangement 有权
    半导体安排

    公开(公告)号：US20070178624A1

    公开(公告)日：2007-08-02

    申请号：US11733930

    申请日：2007-04-11

    申请人： Nikolaus Bott ,  Oliver Haeberlen ,  Manfred Kotek ,  Joost Larik ,  Josef Maerz ,  Ralf Otremba

    发明人： Nikolaus Bott ,  Oliver Haeberlen ,  Manfred Kotek ,  Joost Larik ,  Josef Maerz ,  Ralf Otremba

    IPC分类号： H01L21/00 ,  H01L21/4763

    CPC分类号： H01L23/3192 ,  H01L24/05 ,  H01L25/16 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/00

    摘要： The invention relates to a vertical arrangement of at least two semiconductor components which are electrically insulated from one another by at least one passivation layer. The invention likewise relates to a method for fabricating such a semiconductor arrangement. A semiconductor arrangement is specified in which, inter alia, the risk of cracking at the metallization edges, for example, caused by thermomechanical loading, is reduced and the fabrication-dictated high content of radical hydrogen is minimized. Furthermore, a method for fabricating such a semiconductor arrangement is specified.

    摘要翻译： 本发明涉及通过至少一个钝化层彼此电绝缘的至少两个半导体部件的垂直布置。 本发明同样涉及制造这种半导体装置的方法。 规定了一种半导体装置，其中特别地，例如由热机械载荷引起的金属化边缘处的开裂风险降低，制造规定的高含量的自由基氢被最小化。 此外，规定了制造这种半导体装置的方法。

    Power transistor arrangement and method for fabricating it
    7.
    发明申请
    Power transistor arrangement and method for fabricating it 有权
    功率晶体管布置及其制造方法

    公开(公告)号：US20050151190A1

    公开(公告)日：2005-07-14

    申请号：US10987189

    申请日：2004-11-12

    申请人： Manfred Kotek ,  Oliver Haberlen ,  Martin Polzl ,  Walter Rieger

    发明人： Manfred Kotek ,  Oliver Haberlen ,  Martin Polzl ,  Walter Rieger

    IPC分类号： H01L21/336 ,  H01L29/40 ,  H01L29/417 ,  H01L29/423 ,  H01L29/76 ,  H01L29/78

    CPC分类号： H01L29/7813 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4238 ,  H01L29/7811

    摘要： In the case of the cost-effective method according to the invention for fabricating a power transistor arrangement, a trench power transistor arrangement (1) is fabricated with four patterning planes each containing a lithography step. The power transistor arrangement according to the invention has a cell array (3) with cell array trenches (5) each containing a field electrode structure (11) and a gate electrode structure (10). The field electrode structure (11) is electrically conductively connected to the source metallization (15) by a connection trench (6) in the cell array (3).

    摘要翻译： 在根据本发明的用于制造功率晶体管布置的成本有效的方法的情况下，制造具有四个图案平面的沟槽功率晶体管布置（1），每个图案平面包含光刻步骤。 根据本发明的功率晶体管装置具有一个具有单元阵列沟槽（5）的单元阵列（3），每个单元阵列具有场电极结构（11）和栅电极结构（10）。 场电极结构（11）通过电池阵列（3）中的连接沟槽（6）与源极金属化（15）导电连接。

    Power transistor arrangement and method for fabricating it
    8.
    发明授权
    Power transistor arrangement and method for fabricating it 有权
    功率晶体管布置及其制造方法

    公开(公告)号：US07250343B2

    公开(公告)日：2007-07-31

    申请号：US10987189

    申请日：2004-11-12

    申请人： Manfred Kotek ,  Oliver Häberlen ,  Martin Pölzl ,  Walter Rieger

    发明人： Manfred Kotek ,  Oliver Häberlen ,  Martin Pölzl ,  Walter Rieger

    IPC分类号： H01L21/336

    CPC分类号： H01L29/7813 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4238 ,  H01L29/7811

    摘要： In the case of the cost-effective method according to the invention for fabricating a power transistor arrangement, a trench power transistor arrangement (1) is fabricated with four patterning planes each containing a lithography step. The power transistor arrangement according to the invention has a cell array (3) with cell array trenches (5) each containing a field electrode structure (11) and a gate electrode structure (10). The field electrode structure (11) is electrically conductively connected to the source metallization (15) by a connection trench (6) in the cell array (3).

    摘要翻译： 在根据本发明的用于制造功率晶体管布置的成本有效的方法的情况下，制造具有四个图案平面的沟槽功率晶体管布置（1），每个图案平面包含光刻步骤。 根据本发明的功率晶体管装置具有一个具有单元阵列沟槽（5）的单元阵列（3），每个单元阵列具有场电极结构（11）和栅电极结构（10）。 场电极结构（11）通过电池阵列（3）中的连接沟槽（6）与源极金属化（15）导电连接。

    Semiconductor arrangement
    10.
    发明申请
    Semiconductor arrangement 有权
    半导体安排

    公开(公告)号：US20050012215A1

    公开(公告)日：2005-01-20

    申请号：US10850157

    申请日：2004-05-20

    申请人： Nikolaus Bott ,  Oliver Haeberlen ,  Manfred Kotek ,  Joost Larik ,  Josef Maerz ,  Ralf Otremba

    发明人： Nikolaus Bott ,  Oliver Haeberlen ,  Manfred Kotek ,  Joost Larik ,  Josef Maerz ,  Ralf Otremba

    IPC分类号： H01L23/31 ,  H01L25/065 ,  H01L23/495

    CPC分类号： H01L23/3192 ,  H01L24/05 ,  H01L25/16 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/00

    摘要： The invention relates to a vertical arrangement of at least two semiconductor components which are electrically insulated from one another by at least one passivation layer. The invention likewise relates to a method for fabricating such a semiconductor arrangement. A semiconductor arrangement is specified in which, inter alia, the risk of cracking at the metallization edges, for example, caused by thermomechanical loading, is reduced and the fabrication-dictated high content of radical hydrogen is minimized. Furthermore, a method for fabricating such a semiconductor arrangement is specified.

    摘要翻译： 本发明涉及通过至少一个钝化层彼此电绝缘的至少两个半导体部件的垂直布置。 本发明同样涉及制造这种半导体装置的方法。 规定了一种半导体装置，其中特别地，例如由热机械载荷引起的金属化边缘处的开裂风险降低，并且制造规定的高含量的自由基氢被最小化。 此外，规定了制造这种半导体装置的方法。