公开(公告)号：US08374043B2

公开(公告)日：2013-02-12

申请号：US12453199

申请日：2009-05-01

申请人： Hyun-Bae Lee ,  Sang-Woong Shin

发明人： Hyun-Bae Lee ,  Sang-Woong Shin

IPC分类号： G11C7/02

CPC分类号： G11C7/062 ,  G11C11/4091

摘要： A sense amplifier having a pre-amplifier and a main-amplifier is disclosed. The pre-amplifier is connected to paired data line, senses and amplifies data on the paired data line using voltage mode and outputting a pair of differential signal. The main-amplifier is connected to the paired data line, senses and amplifies data on the paired data line using current mode and generating a first amplified signal, senses and amplifies the first amplified signal using voltage mode in response to the pair of differential signal, and outputting an amplified data.

摘要翻译： 公开了一种具有前置放大器和主放大器的读出放大器。 前置放大器连接到成对的数据线，使用电压模式感测和放大配对数据线上的数据，并输出一对差分信号。 主放大器连接到成对数据线，使用当前模式感测和放大配对数据线上的数据，并产生第一放大信号，响应于该对差分信号，使用电压模式来感测和放大第一放大信号， 并输出放大数据。

公开(公告)号：US08211793B2

公开(公告)日：2012-07-03

申请号：US12714704

申请日：2010-03-01

申请人： Jong-Myeong Lee ,  Sang-Woo Lee ,  Gil-Heyun Choi ,  Jong-Won Hong ,  Kyung-In Choi ,  Hyun-Bae Lee

发明人： Jong-Myeong Lee ,  Sang-Woo Lee ,  Gil-Heyun Choi ,  Jong-Won Hong ,  Kyung-In Choi ,  Hyun-Bae Lee

IPC分类号： H01L21/4763

CPC分类号： H01L21/76804 ,  H01L21/76843 ,  H01L23/5226 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： A structure and formation method for electrically connecting aluminum and copper interconnections stabilize a semiconductor metallization process using an inner shape electrically connecting the aluminum and copper interconnections. To this end, a copper interconnection is disposed on a semiconductor substrate. An interconnection induction layer and an interconnection insertion layer are sequentially formed on the copper interconnection to have a contact hole exposing the copper interconnection. An upper diameter of the contact hole may be formed to be larger than a lower diameter thereof. A barrier layer and an aluminum interconnection are filled in the contact hole. The aluminum interconnection is formed not to directly contact the copper interconnection through the contact hole.

摘要翻译： 用于电连接铝和铜互连的结构和形成方法使用电连接铝和铜互连的内部形状来稳定半导体金属化工艺。 为此，铜互连设置在半导体衬底上。 互连感应层和互连插入层依次形成在铜互连上以具有暴露铜互连的接触孔。 接触孔的上直径可以形成为大于其直径。 阻挡层和铝互连填充在接触孔中。 铝互连形成为不通过接触孔直接接触铜互连。

公开(公告)号：US20090166868A1

公开(公告)日：2009-07-02

申请号：US12011750

申请日：2008-01-29

申请人： Jong-Myeong Lee ,  Gil-Heyun Choi ,  Jong-Won Hong ,  Hyun Park ,  Kyung-In Choi ,  Hyun-Bae Lee

发明人： Jong-Myeong Lee ,  Gil-Heyun Choi ,  Jong-Won Hong ,  Hyun Park ,  Kyung-In Choi ,  Hyun-Bae Lee

IPC分类号： H01L23/52 ,  H01L21/4763

CPC分类号： H01L21/76849 ,  H01L21/7684 ,  H01L21/76867 ,  H01L21/76897 ,  H01L23/5226 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes a first interlayer dielectric including a trench on a semiconductor layer, a mask pattern on the first interlayer dielectric, a first conductive pattern in the trench, and a second interlayer dielectric on the mask pattern. The second interlayer dielectric includes an opening over the first conductive pattern. A second conductive pattern is in the opening and is electrically connected to the first conductive pattern. The first conductive pattern has an upper surface lower than an upper surface of the mask pattern.

摘要翻译： 半导体器件包括在半导体层上包括沟槽的第一层间电介质，第一层间电介质上的掩模图案，沟槽中的第一导电图案和掩模图案上的第二层间电介质。 第二层间电介质包括在第一导电图案上的开口。 第二导电图案在开口中并且电连接到第一导电图案。 第一导电图案具有比掩模图案的上表面低的上表面。

公开(公告)号：US20100151672A1

公开(公告)日：2010-06-17

申请号：US12711812

申请日：2010-02-24

申请人： Kyung-In Choi ,  Sang-Woo Lee ,  Jong-Myeong Lee ,  Jong-Won Hong ,  Hyun-Bae Lee

发明人： Kyung-In Choi ,  Sang-Woo Lee ,  Jong-Myeong Lee ,  Jong-Won Hong ,  Hyun-Bae Lee

IPC分类号： H01L21/768

CPC分类号： H01L23/5226 ,  H01L21/76846 ,  H01L21/76858 ,  H01L23/53223 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods of forming a metal interconnection structure are provided. The methods include forming an insulating layer on a semiconductor substrate including a first metal interconnection. The insulating layer is patterned to form an opening that exposes the first metal interconnection. A first diffusion barrier layer is formed on the exposed first metal interconnection. After forming the first diffusion barrier layer, a second diffusion barrier layer is formed on the first diffusion barrier layer in the opening, the second diffusion barrier layer contacting a sidewall of the opening. A second metal interconnection is formed on the second diffusion barrier layer.

摘要翻译： 提供形成金属互连结构的方法。 所述方法包括在包括第一金属互连的半导体衬底上形成绝缘层。 图案化绝缘层以形成露出第一金属互连的开口。 在暴露的第一金属互连上形成第一扩散阻挡层。 在形成第一扩散阻挡层之后，在开口中的第一扩散阻挡层上形成第二扩散阻挡层，第二扩散阻挡层与开口的侧壁接触。 第二金属互连形成在第二扩散阻挡层上。

公开(公告)号：US07724584B2

公开(公告)日：2010-05-25

申请号：US12177260

申请日：2008-07-22

申请人： Hyun-Bae Lee

发明人： Hyun-Bae Lee

IPC分类号： G11C7/00

CPC分类号： G11C5/063 ,  G11C7/02 ,  G11C7/1012 ,  G11C7/1048 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1069 ,  G11C7/18 ,  G11C8/06

摘要： A semiconductor memory device includes a memory cell array including a plurality of memory cell array blocks, a plurality of pairs of first data lines for transceiving data with corresponding memory cell array blocks, a plurality of column selection signal lines disposed in an orthogonal direction to the pairs of first data lines, and a plurality of pairs of second data lines to transceive data with corresponding pairs of first data lines of the pairs of first data lines. The memory cell array includes a signal interference compensator that shifts a voltage level of a second data line signal of one of the pair of second data lines interfered by a column selection signal line, to a voltage level of a first data line signal of other of the pair of second data lines not interfered so as to compensate for a signal interference.

摘要翻译： 半导体存储器件包括存储单元阵列，该存储单元阵列包括多个存储单元阵列块，用于与相应的存储单元阵列块一起收发数据的多对第一数据线;多个列选择信号线， 成对的第一数据线和多对第二数据线，以便与第一数据线对中的对应的第一数据线对一起收发数据。 存储单元阵列包括信号干扰补偿器，其将被列选择信号线干扰的一对第二数据线之一的第二数据线信号的电压电平移位到第一数据线信号的电压电平 该对第二数据线不被干扰以补偿信号干扰。

公开(公告)号：US20100110772A1

公开(公告)日：2010-05-06

申请号：US12461236

申请日：2009-08-05

申请人： Hyun-Bae Lee

发明人： Hyun-Bae Lee

IPC分类号： G11C11/24 ,  G11C7/00 ,  G11C7/06

CPC分类号： G11C7/02 ,  G11C11/4094

摘要： A read data path circuit for use in the semiconductor memory device includes a bit line sense amplifier, a local input/output line sense amplifier, a column selection unit operationally coupling a bit line pair with the local input/output line pair in response to a column selection signal, where the bit line pair is coupled to the bit line sense amplifier and the local input/output line pair is coupled to the local input/output line sense amplifier, and a bit line disturbance preventing unit configured to equalize signal levels of the local input/output line pair before the column selection signal is activated, and configured to sense and amplify signal levels of bit line data transferred to the local input/output line pair after the column selection signal is activated.

摘要翻译： 用于半导体存储器件的读数据通路电路包括位线读出放大器，本地输入/输出线读出放大器，列选择单元，响应于一个位线对与本地输入/输出线对耦合， 列选择信号，其中位线对耦合到位线读出放大器，并且本地输入/输出线对耦合到本地输入/输出线读出放大器，以及位线干扰抑制单元，被配置为使信号电平 列选择信号之前的本地输入/输出线对被激活，并且被配置为在列选择信号被激活之后检测和放大传输到本地输入/输出线对的位线数据的信号电平。

公开(公告)号：US20080054468A1

公开(公告)日：2008-03-06

申请号：US11892089

申请日：2007-08-20

申请人： Kyung-In Choi ,  Gil-Heyun Choi ,  Sang-Woo Lee ,  Jong-Myeong Lee ,  Jong-Won Hong ,  Hyun-Bae Lee

发明人： Kyung-In Choi ,  Gil-Heyun Choi ,  Sang-Woo Lee ,  Jong-Myeong Lee ,  Jong-Won Hong ,  Hyun-Bae Lee

IPC分类号： H01L23/52 ,  H01L21/4763

CPC分类号： H01L21/76868 ,  H01L21/76843 ,  H01L21/76877 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

摘要： An example embodiment provides a method of forming a conductive pattern in a semiconductor device. The method includes forming one or more dielectric layers over a first conductive pattern formed on a substrate; forming an opening in the one or more dielectric layers to expose a portion of the first conductive pattern, forming a growth promoting layer over the exposed portion of the first conductive pattern and the one or more dielectric layers, forming a growth inhibiting layer over a portion of the growth promoting layer, and forming the second conductive layer in the opening.

摘要翻译： 示例性实施例提供了在半导体器件中形成导电图案的方法。 该方法包括在形成在衬底上的第一导电图案上形成一个或多个电介质层; 在所述一个或多个电介质层中形成开口以暴露所述第一导电图案的一部分，在所述第一导电图案和所述一个或多个介电层的暴露部分上形成增长促进层，在所述第一导电图案的一部分上形成生长抑制层 的生长促进层，并且在开口中形成第二导电层。

公开(公告)号：US08124524B2

公开(公告)日：2012-02-28

申请号：US12711812

申请日：2010-02-24

申请人： Kyung-In Choi ,  Sang-Woo Lee ,  Jong-Myeong Lee ,  Jong-Won Hong ,  Hyun-Bae Lee

发明人： Kyung-In Choi ,  Sang-Woo Lee ,  Jong-Myeong Lee ,  Jong-Won Hong ,  Hyun-Bae Lee

IPC分类号： H01L21/4763

CPC分类号： H01L23/5226 ,  H01L21/76846 ,  H01L21/76858 ,  H01L23/53223 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods of forming a metal interconnection structure are provided. The methods include forming an insulating layer on a semiconductor substrate including a first metal interconnection. The insulating layer is patterned to form an opening that exposes the first metal interconnection. A first diffusion barrier layer is formed on the exposed first metal interconnection. After forming the first diffusion barrier layer, a second diffusion barrier layer is formed on the first diffusion barrier layer in the opening, the second diffusion barrier layer contacting a sidewall of the opening. A second metal interconnection is formed on the second diffusion barrier layer.

摘要翻译： 提供形成金属互连结构的方法。 所述方法包括在包括第一金属互连的半导体衬底上形成绝缘层。 图案化绝缘层以形成露出第一金属互连的开口。 在暴露的第一金属互连上形成第一扩散阻挡层。 在形成第一扩散阻挡层之后，在开口中的第一扩散阻挡层上形成第二扩散阻挡层，第二扩散阻挡层与开口的侧壁接触。 第二金属互连形成在第二扩散阻挡层上。

公开(公告)号：US08027193B2

公开(公告)日：2011-09-27

申请号：US12461236

申请日：2009-08-05

申请人： Hyun-Bae Lee

发明人： Hyun-Bae Lee

IPC分类号： G11C11/34

CPC分类号： G11C7/02 ,  G11C11/4094

摘要： A read data path circuit for use in the semiconductor memory device includes a bit line sense amplifier, a local input/output line sense amplifier, a column selection unit operationally coupling a bit line pair with the local input/output line pair in response to a column selection signal, where the bit line pair is coupled to the bit line sense amplifier and the local input/output line pair is coupled to the local input/output line sense amplifier, and a bit line disturbance preventing unit configured to equalize signal levels of the local input/output line pair before the column selection signal is activated, and configured to sense and amplify signal levels of bit line data transferred to the local input/output line pair after the column selection signal is activated.

摘要翻译： 用于半导体存储器件的读数据通路电路包括位线读出放大器，本地输入/输出线读出放大器，列选择单元，响应于一个位线对与本地输入/输出线对耦合， 列选择信号，其中位线对耦合到位线读出放大器，并且本地输入/输出线对耦合到本地输入/输出线读出放大器，以及位线干扰抑制单元，被配置为使信号电平 列选择信号之前的本地输入/输出线对被激活，并且被配置为在列选择信号被激活之后检测和放大传输到本地输入/输出线对的位线数据的信号电平。

公开(公告)号：US07759248B2

公开(公告)日：2010-07-20

申请号：US11585087

申请日：2006-10-24

申请人： Seong-Hwee Cheong ,  Sang-Woo Lee ,  Jong-Won Hong ,  Seung-Gil Yang ,  Kyung-In Choi ,  Hyun-Bae Lee

发明人： Seong-Hwee Cheong ,  Sang-Woo Lee ,  Jong-Won Hong ,  Seung-Gil Yang ,  Kyung-In Choi ,  Hyun-Bae Lee

IPC分类号： H01L21/44 ,  H01L23/48

CPC分类号： H01L21/76846 ,  H01L21/28562 ,  H01L21/76843

摘要： A semiconductor memory device and a method of fabricating the same are disclosed. The semiconductor memory device may include a conductive layer doped with impurities, a non-conductive layer on the conductive layer and undoped with impurities, an interlayer insulating film on the non-conductive layer and having a contact hole for exposing an upper surface of the non-conductive layer, an ohmic tungsten film on the contact hole, a lower portion of the ohmic tungsten film permeating the non-conductive layer to come in contact with the conductive layer, a tungsten nitride film on the contact hole on the ohmic tungsten film, and a tungsten film on the tungsten nitride film to fill the contact hole.

摘要翻译： 公开了一种半导体存储器件及其制造方法。 半导体存储器件可以包括掺杂有杂质的导电层，在导电层上不掺杂的非导电层，在非导电层上的层间绝缘膜，并且具有用于暴露非导电层的上表面的接触孔 导电层，接触孔上的欧姆钨膜，渗透非导电层的欧姆钨膜的下部与导电层接触，在欧姆钨膜上的接触孔上形成氮化钨膜， 并在氮化钨膜上形成钨膜以填充接触孔。