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    Increased deposition efficiency and higher chamber conductance with source power increase in an inductively coupled plasma (ICP) chamber
    1.
    发明授权
    Increased deposition efficiency and higher chamber conductance with source power increase in an inductively coupled plasma (ICP) chamber 有权
    在电感耦合等离子体（ICP）室中，增加了沉积效率和较高的室电导率，并提高了源功率的增加

    公开(公告)号：US09023227B2

    公开(公告)日：2015-05-05

    申请号：US13480967

    申请日：2012-05-25

    申请人： Jivko Dinev ,  Saravjeet Singh ,  Khalid M. Sirajuddin ,  Tong Liu ,  Puneet Bajaj ,  Rohit Mishra ,  Sonal A. Srivastava ,  Madhava Rao Yalamanchili ,  Ajay Kumar

    发明人： Jivko Dinev ,  Saravjeet Singh ,  Khalid M. Sirajuddin ,  Tong Liu ,  Puneet Bajaj ,  Rohit Mishra ,  Sonal A. Srivastava ,  Madhava Rao Yalamanchili ,  Ajay Kumar

    IPC分类号： B44C1/22 ,  H01L21/3065 ,  H01L21/768

    CPC分类号： H01L21/30655 ,  H01L21/76898

    摘要： Embodiments described herein generally relate to a substrate processing system and related methods, such as an etching/deposition method. The method comprises (A) depositing a protective layer on a first layer disposed on a substrate in an etch reactor, wherein a plasma source power of 4,500 Watts or greater is applied while depositing the protective layer, (B) etching the protective layer in the etch reactor, wherein the plasma source power of 4,500 Watts or greater is applied while etching the protective layer, and (C) etching the first layer in the etch reactor, wherein the plasma source power of 4,500 Watts or greater is applied while etching the first layer, wherein a time for the depositing a protective layer (A) comprises less than 30% of a total cycle time for the depositing a protective layer (A), the etching the protective layer (B), and the etching the first layer (C).

    摘要翻译： 本文描述的实施例通常涉及衬底处理系统和相关方法，例如蚀刻/沉积方法。 该方法包括：（A）在蚀刻反应器中设置在衬底上的第一层上沉积保护层，其中在沉积保护层的同时施加4500瓦特或更大的等离子体源功率，（B）蚀刻保护层中的保护层 蚀刻反应器，其中施加4500瓦或更大的等离子体源功率，同时蚀刻保护层，和（C）蚀刻蚀刻反应器中的第一层，其中施加4500瓦特或更大的等离子体源功率，同时蚀刻第一 层，其中沉积保护层（A）的时间包括小于用于沉积保护层（A）的总循环时间的30％，蚀刻保护层（B）和蚀刻第一层（ C）。

    INCREASED DEPOSITION EFFICIENCY AND HIGHER CHAMBER CONDUCTANCE WITH SOURCE POWER INCREASE IN AN INDUCTIVELY COUPLED PLASMA (ICP) CHAMBER
    2.
    发明申请
    INCREASED DEPOSITION EFFICIENCY AND HIGHER CHAMBER CONDUCTANCE WITH SOURCE POWER INCREASE IN AN INDUCTIVELY COUPLED PLASMA (ICP) CHAMBER 有权
    在电感耦合等离子体（ICP）室中，电源功率增加提高了沉积效率和更高的室电导率

    公开(公告)号：US20130005152A1

    公开(公告)日：2013-01-03

    申请号：US13480967

    申请日：2012-05-25

    申请人： JIVKO DINEV ,  Saravjeet Singh ,  Khalid M. Sirajuddin ,  Tong Liu ,  Puneet Bajaj ,  Rohit Mishra ,  Sonal A. Srivastava ,  Madhava Rao Yalamanchili ,  Ajay Kumar

    发明人： JIVKO DINEV ,  Saravjeet Singh ,  Khalid M. Sirajuddin ,  Tong Liu ,  Puneet Bajaj ,  Rohit Mishra ,  Sonal A. Srivastava ,  Madhava Rao Yalamanchili ,  Ajay Kumar

    IPC分类号： H01L21/3065

    CPC分类号： H01L21/30655 ,  H01L21/76898

    摘要： Embodiments described herein generally relate to a substrate processing system and related methods, such as an etching/deposition method. The method comprises (A) depositing a protective layer on a first layer disposed on a substrate in an etch reactor, wherein a plasma source power of 4,500 Watts or greater is applied while depositing the protective layer, (B) etching the protective layer in the etch reactor, wherein the plasma source power of 4,500 Watts or greater is applied while etching the protective layer, and (C) etching the first layer in the etch reactor, wherein the plasma source power of 4,500 Watts or greater is applied while etching the first layer, wherein a time for the depositing a protective layer (A) comprises less than 30% of a total cycle time for the depositing a protective layer (A), the etching the protective layer (B), and the etching the first layer (C).

    摘要翻译： 本文描述的实施例通常涉及衬底处理系统和相关方法，例如蚀刻/沉积方法。 该方法包括：（A）在蚀刻反应器中设置在衬底上的第一层上沉积保护层，其中在沉积保护层的同时施加4500瓦特或更大的等离子体源功率，（B）蚀刻保护层中的保护层 蚀刻反应器，其中施加4500瓦或更大的等离子体源功率，同时蚀刻保护层，和（C）蚀刻蚀刻反应器中的第一层，其中施加4500瓦特或更大的等离子体源功率，同时蚀刻第一 层，其中沉积保护层（A）的时间包括小于用于沉积保护层（A）的总循环时间的30％，蚀刻保护层（B）和蚀刻第一层（ C）。

    LASER AND PLASMA ETCH WAFER DICING USING PHYSICALLY-REMOVABLE MASK
    7.
    发明申请
    LASER AND PLASMA ETCH WAFER DICING USING PHYSICALLY-REMOVABLE MASK 有权
    激光和等离子体刻蚀使用物理可拆卸的面膜

    公开(公告)号：US20120322237A1

    公开(公告)日：2012-12-20

    申请号：US13161036

    申请日：2011-06-15

    申请人： Wei-Sheng Lei ,  Saravjeet Singh ,  Madhava Rao Yalamanchili ,  Brad Eaton ,  Ajay Kumar

    发明人： Wei-Sheng Lei ,  Saravjeet Singh ,  Madhava Rao Yalamanchili ,  Brad Eaton ,  Ajay Kumar

    IPC分类号： H01L21/78 ,  C23F1/08

    CPC分类号： B23K26/40 ,  B23K26/0624 ,  B23K26/364 ,  B23K2103/172 ,  B23K2103/50 ,  H01L21/3081 ,  H01L21/31127 ,  H01L21/78

    摘要： Methods of dicing semiconductor wafers, each wafer having a plurality of integrated circuits, are described. A method includes forming a mask above the semiconductor wafer. The mask covers and protects the integrated circuits. The mask is patterned with a laser scribing process to provide a patterned mask with gaps. The patterning exposes regions of the semiconductor wafer between the integrated circuits. The semiconductor wafer is then etched through the gaps in the patterned mask to form singulated integrated circuits. The patterned mask is then separated from the singulated integrated circuits.

    摘要翻译： 对具有多个集成电路的每个晶片进行切割的半导体晶片的方法进行了说明。 一种方法包括在半导体晶片上形成掩模。 面罩覆盖并保护集成电路。 用激光划线工艺对掩模进行图案化以提供具有间隙的图案化掩模。 图案化使得集成电路之间的半导体晶片的区域露出。 然后通过图案化掩模中的间隙蚀刻半导体晶片，以形成单独的集成电路。 然后将图案化掩模与单个集成电路分离。