公开(公告)号：US06230238B1

公开(公告)日：2001-05-08

申请号：US09261877

申请日：1999-03-02

申请人： John A. Langan ,  Bruce L. Morton

发明人： John A. Langan ,  Bruce L. Morton

IPC分类号： G06F1200

CPC分类号： G06F9/30043 ,  G06F9/30134 ,  G06F12/04

摘要： A method and apparatus for performing mis-aligned read and write operations to a stack involves providing a memory array (110). The memory array is split into a high byte memory array (116) and a low byte memory array (112). Each memory array (112 and 116) has its own bus interface unit (114 and 118) respectively. The high byte bus interface unit (118) increments the address bits to the high byte memory array (116) on every access to compensate for mis-aligned data. However, the low byte bus interface unit (114) does not increment the address value before accessing the memory array (112). By doing so, memory is read from the memory arrays (112 and 116) in either 8 bit sizes or 16 bit sizes regardless of whether the stack structure implemented in memory array (112 and/or 116) contains aligned data or mis-aligned data.

摘要翻译： 一种用于对堆栈执行错误对准的读和写操作的方法和装置包括提供存储器阵列（110）。 存储器阵列被分成高字节存储器阵列（116）和低字节存储器阵列（112）。 每个存储器阵列（112和116）分别具有其自己的总线接口单元（114和118）。 高字节总线接口单元（118）在每次访问时将地址位递增到高字节存储器阵列（116）以补偿错误对准的数据。 然而，低字节总线接口单元（114）在访问存储器阵列（112）之前不增加地址值。 通过这样做，无论存储器阵列（112和/或116）中实现的堆栈结构是否包含对准的数据或错位对准的数据，无论8位大小还是16位大小，都从存储器阵列（112和116）读取存储器 。

公开(公告)号：US5640548A

公开(公告)日：1997-06-17

申请号：US962560

申请日：1992-10-19

申请人： John A. Langan ,  Thomas J. Poterek ,  James L. Broseghini

发明人： John A. Langan ,  Thomas J. Poterek ,  James L. Broseghini

IPC分类号： G06F9/42 ,  G06F9/46 ,  G06F9/48 ,  G06F9/30

CPC分类号： G06F9/4812 ,  G06F9/463

摘要： A method and apparatus for unstacking registers in a data processing system (100). In one form, the present invention is a more time efficient solution to the problem of unstacking and stacking registers (154-158) during interrupt processing in a data processing system (100). By taking advantage of the fact that pulling a register value off of the stack does not change any of the values stored in the memory which is being used as the stack, the present invention reduces the unstacking and stacking each time that two interrupts are processed back to back with no non-interrupt processing in between. The present invention eliminates the unstacking of the program counter register (158) and the restacking of registers (154-158) by changing the value of the stack pointer register (161) without any corresponding stacking or unstacking operation.

摘要翻译： 一种用于在数据处理系统（100）中解除寄存器的方法和装置。 在一种形式中，本发明是在数据处理系统（100）中的中断处理期间解散和堆叠寄存器（154-158）的问题的更有效的解决方案。 通过利用从堆栈拉取寄存器值的事实不改变存储在用作堆栈的存储器中的任何值，本发明在每次处理两个中断的时候减少了拆包和堆叠 返回之间没有非中断处理。 本发明通过改变堆栈指针寄存器（161）的值来消除程序计数器寄存器（158）的拆卸和寄存器（154-158）的重新排序，而没有任何对应的堆叠或拆卸操作。

公开(公告)号：US5761489A

公开(公告)日：1998-06-02

申请号：US422467

申请日：1995-04-17

申请人： James L. Broseghini ,  John A. Langan ,  Thomas J. Poterek

发明人： James L. Broseghini ,  John A. Langan ,  Thomas J. Poterek

IPC分类号： G01R31/28 ,  G01R31/3185 ,  G06F11/22 ,  G06F11/267 ,  G06F11/26

CPC分类号： G01R31/318547 ,  G06F11/2236

摘要： A data processor (12) has built-in circuitry for scan testing certain circuits. The data processor generates and stores test vectors in a memory system (22) normally used for data and instruction storage. These vectors can be much larger than the size of any scan chain. During testing, the stored vectors are automatically routed to the circuits to be tested (36, 38) and the outputs compared to a benchmark. The data processor (12) need not pause to generate additional test vectors. Therefore, the data processor (12) can use a single circuit to generate scan data and compress scan results with minimal timing or size implications.

摘要翻译： 数据处理器（12）具有用于扫描某些电路的内置电路。 数据处理器生成并将测试向量存储在通常用于数据和指令存储的存储器系统（22）中。 这些载体可以比任何扫描链的大小大得多。 在测试期间，存储的矢量被自动路由到要测试的电路（36,38），输出与基准相比较。 数据处理器（12）不需要暂停以产生附加的测试向量。 因此，数据处理器（12）可以使用单个电路来产生扫描数据并以最小的定时或尺寸影响来压缩扫描结果。

公开(公告)号：US5619687A

公开(公告)日：1997-04-08

申请号：US200040

申请日：1994-02-22

申请人： John A. Langan ,  Marlan L. Winter ,  James M. Sibigtroth

发明人： John A. Langan ,  Marlan L. Winter ,  James M. Sibigtroth

IPC分类号： G06F13/16 ,  G06F13/00

CPC分类号： G06F13/1642

摘要： A queue memory system (10) provides a flexible memory transfer system which uses a single transaction to either store a memory value in a queue or to retrieve the memory value from the queue. A queue controller (20) controls the transfer of data between a queue memory (18) and the peripheral devices (22, 24). The queue controller generally includes a register (52, 62) which indicates an address to be accessed and a direction control signal. Additionally, each peripheral device has a queue control register which is configured to access a selected channel of the queue memory. The queue memory system described herein also efficiently uses the cycle time of a central processing unit (12) of the system to perform queue accesses without disrupting more general processing steps. For example, the queue memory system will wait (for up to thirty-two timing cycles) for a timing cycle in which the central processing unit does not require use of a bus. At that time, the queue memory system will transfer data between the queue and a peripheral device. An alternate option is to force the central processing unit to freeze operation so that data will be transferred immediately.

摘要翻译： 队列存储器系统（10）提供了一种灵活的存储器传输系统，其使用单个事务来存储队列中的存储器值或从队列中检索存储器值。 队列控制器（20）控制队列存储器（18）和外围设备（22,24）之间的数据传输。 队列控制器通常包括指示要访问的地址的寄存器（52,62）和方向控制信号。 此外，每个外围设备具有队列控制寄存器，其被配置为访问队列存储器的所选频道。 本文描述的队列存储器系统还有效地使用系统的中央处理单元（12）的周期时间来执行队列访问，而不会中断更一般的处理步骤。 例如，队列存储器系统将在中央处理单元不需要使用总线的定时周期等待（最多三十二个定时周期）。 那时候，队列存储器系统将在队列和外围设备之间传输数据。 另一个选择是强制中央处理单元冻结操作，以便数据立即传输。

公开(公告)号：US5386534A

公开(公告)日：1995-01-31

申请号：US967295

申请日：1992-10-27

申请人： James M. Sibigtroth ,  J. Greg Viot ,  John A. Langan ,  James L. Broseghini

发明人： James M. Sibigtroth ,  J. Greg Viot ,  John A. Langan ,  James L. Broseghini

IPC分类号： G06F7/50 ,  G06F7/505 ,  G06F9/305 ,  G06F9/32 ,  G06F9/355 ,  G06F12/02 ,  G06F12/06 ,  G06F9/34

CPC分类号： G06F7/505 ,  G06F9/322 ,  G06F9/355 ,  G06F2207/3832

摘要： A data processing system (10) performs indexed addressing, autoincrementing, and autodecrementing using power of two byte boundaries. For example, a 5-bit offset allows a user to progress sixteen bytes either forward or backward through a table of data. An instruction specifying an operation to be performed, a pointer register (58, 60), and an offset value is provided to an execution unit (14). The pointer register (58, 60) stores a first address value and the offset value has a sign and a magnitude. An arithmetic logic unit, ALU, (52) inverts the sign of the offset value to provide an inverted sign value. A plurality of adders (100, 102, 104, 106, and 108) adds the offset value, the first address value, and the inverted sign value to generate an offset sum. A positive offset value is increased by one to generate a symmetric power of two offset range.

摘要翻译： 数据处理系统（10）使用两个字节边界的功率来执行索引寻址，自动增量和自动递减。 例如，5位偏移允许用户通过数据表向前或向后前进16个字节。 指定要执行的操作的指令，指针寄存器（58,60）和偏移值被提供给执行单元（14）。 指针寄存器（58,60）存储第一地址值，并且偏移值具有符号和幅度。 算术逻辑单元ALU（52）使偏移值的符号反转以提供反相符号值。 多个加法器（100,102,104,106和108）将偏移值，第一地址值和反转符号值相加以产生偏移和。 正偏移值增加1以产生两个偏移范围的对称功率。

公开(公告)号：US5778444A

公开(公告)日：1998-07-07

申请号：US643647

申请日：1996-05-06

申请人： John A. Langan ,  Philip B. Drake ,  Rebecca A. Leiser

发明人： John A. Langan ,  Philip B. Drake ,  Rebecca A. Leiser

IPC分类号： G06F12/14 ,  G06F11/22 ,  G06F11/36 ,  G06F21/02 ,  G06F13/00

CPC分类号： G06F11/3656

摘要： A method for accessing a control register in a data processing system which ignores a first write to sensitive control bits when in a first mode, but allows subsequent writes to the sensitive control bits. When operating in a user mode, the method allows a first write to the sensitive control bits, but does not allow any subsequent writes. When a write access is made to the sensitive control bits during test mode only non-initial writes are effective. When a write access is made to the sensitive control bits during user mode only an initial write is effective. The method is effective in a data processing system having a control register write access scheme.

摘要翻译： 一种访问数据处理系统中的控制寄存器的方法，其在第一模式中忽略对敏感控制位的第一次写入，但允许对敏感控制位的后续写入。 当以用户模式运行时，该方法允许对敏感控制位进行第一次写入，但不允许任何后续写入。 当在测试模式下对敏感控制位进行写入访问时，只有非初始写入才有效。 当在用户模式下对敏感控制位进行写访问时，只有初始写入有效。 该方法在具有控制寄存器写访问方案的数据处理系统中是有效的。

公开(公告)号：US5301335A

公开(公告)日：1994-04-05

申请号：US907077

申请日：1992-07-01

申请人： John A. Langan ,  Robert J. Amedeo ,  Nancy L. Thomas

发明人： John A. Langan ,  Robert J. Amedeo ,  Nancy L. Thomas

IPC分类号： G06F13/24 ,  G06F13/00

CPC分类号： G06F13/24

摘要： A register having a selective wait feature includes logic for receiving a new value to be stored and logic for selectively delaying the appearance of the new value at the output of the register until some predetermined event has occurred. The register can also be read to determine whether the event has occurred. The register is disclosed in the context of a microprocessor-controlled digital timer apparatus which responds to an incoming pulse train. Certain control bits in the apparatus determine whether the digital timer is responsive to rising edges of the pulse train, falling edges, any edges, or no edges. The microprocessor determines, at the time new values are stored to those control bit locations, whether the new values are to become effective immediately or are to be delayed until some intervening event has occurred. The register permits control over the time at which transitions between different operating modes are made in order to assure orderly operation.

摘要翻译： 具有选择性等待特征的寄存器包括用于接收要存储的新值的逻辑和用于选择性地延迟寄存器输出处的新值的出现的逻辑，直到出现一些预定事件。 也可以读取寄存器以确定事件是否发生。 该寄存器在响应输入脉冲串的微处理器控制的数字定时器装置的上下文中公开。 设备中的某些控制位确定数字定时器是否响应于脉冲串的上升沿，下降沿，任何边缘或无边缘。 微处理器在将新值存储到那些控制位位置时确定新值是否立即生效或者被延迟直到发生了一些中间事件。 寄存器允许控制在不同操作模式之间进行转换的时间，以确保有序操作。

公开(公告)号：US5293628A

公开(公告)日：1994-03-08

申请号：US787167

申请日：1991-11-04

申请人： John A. Langan ,  Robert J. Amedeo ,  Roberto M. Frontera

发明人： John A. Langan ,  Robert J. Amedeo ,  Roberto M. Frontera

IPC分类号： H03K5/05 ,  G06F1/025 ,  G06F1/04

CPC分类号： G06F1/025

摘要： A data processing system (10) capable of generating an output waveform (22) that has enhanced pulse width resolution. In one form, the system uses a counter (34) which is incremented by an input clock (20) running at an operating frequency of the system. Instead of incrementing the counter (34) by one, the counter (34) is incremented by a power of two so that the counter (34) appears to be counting a power of two faster. However, in order to increase the effective resolution of the counter (34), the second edge of the output waveform (22) must be correctly adjusted depending on the desired duty cycle and period. The end result is a counter (34) that can produce a power of two greater resolution while still using the operating frequency of the system as an input clock (20).

摘要翻译： 一种能够产生具有增强的脉冲宽度分辨率的输出波形（22）的数据处理系统（10）。 在一种形式中，系统使用计数器（34），计数器（34）由以系统的工作频率运行的输入时钟（20）递增。 而不是将计数器（34）递增一个，计数器（34）增加2的幂，使得计数器（34）似乎计数得更快的功率。 然而，为了增加计数器（34）的有效分辨率，输出波形（22）的第二边缘必须根据期望的占空比和周期被正确地调整。 最终的结果是可以产生两个较高分辨率的功率的计数器（34），同时仍然使用系统的工作频率作为输入时钟（20）。

公开(公告)号：US5233573A

公开(公告)日：1993-08-03

申请号：US986195

申请日：1992-12-07

申请人： Rudolf Bettelheim ,  Robert J. Amedeo ,  John A. Langan

发明人： Rudolf Bettelheim ,  Robert J. Amedeo ,  John A. Langan

IPC分类号： G06F1/14

CPC分类号： G06F1/14

摘要： A digital timer apparatus incorporates a free running counter, an interval timer, a capture register, a pulse accumulator and holding logic. A rising or falling edge of an external signal causes the current contents of the free running counter to be loaded into the capture register and causes the pulse accumulator to be incremented. The output of the interval timer can cause the contents of the pulse accumulator and capture register to be stored into the holding logic. The timer apparatus is particularly well suited to performing tasks related to the determination of the speed of rotation of a rotating member and may be used, for instance, in detecting wheel rotational speeds in an anti-lock brake system or detecting shaft rotation speeds in an automatic transmission.

摘要翻译： 数字定时器装置包括自由运行计数器，间隔定时器，捕获寄存器，脉冲累加器和保持逻辑。 外部信号的上升沿或下降沿使自由运行计数器的当前内容加载到捕捉寄存器中，并使脉冲累加器递增。 间隔定时器的输出可以使脉冲累加器和捕捉寄存器的内容存储在保持逻辑中。 定时器装置特别适合于执行与确定旋转部件的旋转速度有关的任务，并且可以用于例如在防抱死制动系统中检测轮转速或检测轴转速 自动变速器。

公开(公告)号：US5151986A

公开(公告)日：1992-09-29

申请号：US90180

申请日：1987-08-27

申请人： John A. Langan ,  James M. Sibigtroth

发明人： John A. Langan ,  James M. Sibigtroth

IPC分类号： G06F13/42 ,  G06F15/78

CPC分类号： G06F13/4243

摘要： A microcomputer with an external bus interface for providing communication with external peripheral devices such as memory and the like is provided with on-board chip select logic and programmable bus stretching capability. The chip select logic provides chip select signals to external devices when addresses fall within pre-selected ranges, eliminating the "glue" logic normally required for this purpose. The programmable bus stretching feature inserts a pre-selected number of "wait states" into any external bus cycle for which it is programmed by stretching, or freezing, the central processing unit and external bus interface unit clocks. Other internal clocks, such as those which drive timers and/or serial interface baud rate generators are not frozen by the bus stretch.

摘要翻译： 具有用于与诸如存储器等的外部外围设备通信的外部总线接口的微计算机具有板载选择逻辑和可编程总线拉伸能力。 当地址落在预先选定的范围内时，芯片选择逻辑提供芯片选择信号到外部设备，消除了为此目的通常需要的“胶水”逻辑。 可编程总线拉伸功能将预先选定数量的“等待状态”插入到通过拉伸或冻结中央处理单元和外部总线接口单元时钟来编程的任何外部总线周期。 其他内部时钟，如驱动定时器和/或串行接口波特率发生器的内部时钟并不会被总线拉伸。