公开(公告)号：US20080144240A1

公开(公告)日：2008-06-19

申请号：US11612033

申请日：2006-12-18

申请人： John J. Ellis-Monaghan ,  Steven H. Voldman

发明人： John J. Ellis-Monaghan ,  Steven H. Voldman

IPC分类号： H02H9/04

CPC分类号： H02H9/046

摘要： An electrostatic-discharge protection circuit having a low level of current leakage from a first power supply to a second power supply. An example protection circuit includes a timing element that electrically decouples the first and second power supplies. Another example protection circuit includes two transistors connected via a node that is electrically decoupled from the second power supply.

摘要翻译： 一种具有从第一电源到第二电源的低电流泄漏的静电放电保护电路。 示例性保护电路包括电分离第一和第二电源的定时元件。 另一个示例性保护电路包括经由与第二电源电分离的节点连接的两个晶体管。

公开(公告)号：US5952695A

公开(公告)日：1999-09-14

申请号：US812298

申请日：1997-03-05

申请人： John J. Ellis-Monaghan ,  Steven H. Voldman

发明人： John J. Ellis-Monaghan ,  Steven H. Voldman

IPC分类号： H01L27/04 ,  H01L21/822 ,  H01L21/84 ,  H01L27/02 ,  H01L27/12 ,  H01L29/786 ,  H01L21/306

CPC分类号： H01L27/0251 ,  H01L21/84 ,  H01L27/1203

摘要： Silicon is formed at selected locations on a silicon-on-insulator (SOI) substrate during fabrication of selected electronic components, including resistors, capacitors, and diodes. The silicon location is defined using a patterned, removable mask, and the silicon may be applied by deposition or growth and may take the form of polysilicon or crystalline silicon. Electrostatic discharge (ESD) characteristics of the SOI device is significantly improved by having a thick double layer of silicon in selected regions.

摘要翻译： 在选择的电子部件（包括电阻器，电容器和二极管）的制造期间，在绝缘体上硅（SOI）衬底上的选定位置处形成硅。 使用图案化的可移除掩模限定硅位置，并且可以通过沉积或生长来施加硅，并且可以采用多晶硅或晶体硅的形式。 通过在选定区域中具有厚的双层硅，显着改善了SOI器件的静电放电（ESD）特性。

公开(公告)号：US6096584A

公开(公告)日：2000-08-01

申请号：US38936

申请日：1998-03-12

申请人： John J. Ellis-Monaghan ,  Steven H. Voldman

发明人： John J. Ellis-Monaghan ,  Steven H. Voldman

IPC分类号： H01L27/04 ,  H01L21/822 ,  H01L21/84 ,  H01L27/02 ,  H01L27/12 ,  H01L29/786 ,  H01L21/00

CPC分类号： H01L27/0251 ,  H01L21/84 ,  H01L27/1203

摘要： Silicon is formed at selected locations on a silicon-insulator (SOI) substrate during fabrication of selected electronic components, including resistors, capacitors, and diodes. The silicon location is defined using a patterned, removable mask, and the silicon may be applied by deposition or growth and may take the form of polysilicon or crystalline silicon. Electrostatic discharge (ESD) characteristics of the SOI device is significantly improved by having a thick double layer of silicon in selected regions.

摘要翻译： 在制造所选择的电子部件（包括电阻器，电容器和二极管）期间，在硅绝缘体（SOI）衬底上的选定位置处形成硅。 使用图案化的可移除掩模限定硅位置，并且可以通过沉积或生长来施加硅，并且可以采用多晶硅或晶体硅的形式。 通过在选定区域中具有厚的双层硅，显着改善了SOI器件的静电放电（ESD）特性。

公开(公告)号：US07606013B2

公开(公告)日：2009-10-20

申请号：US11612033

申请日：2006-12-18

申请人： John J. Ellis-Monaghan ,  Steven H. Voldman

发明人： John J. Ellis-Monaghan ,  Steven H. Voldman

IPC分类号： H02H3/22

CPC分类号： H02H9/046

摘要： An electrostatic-discharge protection circuit having a low level of current leakage from a first power supply to a second power supply. An example protection circuit includes a timing element that electrically decouples the first and second power supplies. Another example protection circuit includes two transistors connected via a node that is electrically decoupled from the second power supply.

摘要翻译： 一种具有从第一电源到第二电源的低电流泄漏的静电放电保护电路。 示例性保护电路包括电分离第一和第二电源的定时元件。 另一个示例性保护电路包括经由与第二电源电分离的节点连接的两个晶体管。

公开(公告)号：US07445966B2

公开(公告)日：2008-11-04

申请号：US11160468

申请日：2005-06-24

申请人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Timothy D. Sullivan ,  Steven H. Voldman

发明人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Timothy D. Sullivan ,  Steven H. Voldman

IPC分类号： H01L23/60

CPC分类号： H01L27/0248 ,  Y10S438/926

摘要： A method, structure and design method for dissipating charge during fabrication of an integrated circuit. The structure includes: a substrate contact in a substrate; one or more wiring levels over the substrate; one or more electrically conductive charge dissipation structures extending from a top surface of an uppermost wiring level of the one or more wiring levels through each lower wiring level of the one or more wiring levels to and in electrical contact with the substrate contact; and circuit structures in the substrate and in the one or more wiring layers, the charge dissipation structures not electrically contacting any the circuit structures in any of the one or more wiring levels, the one or more charge dissipation structures dispersed between the circuit structures.

摘要翻译： 一种用于在集成电路制造期间耗散电荷的方法，结构和设计方法。 该结构包括：衬底中的衬底接触; 衬底上的一个或多个布线层; 一个或多个导电电荷耗散结构，其从所述一个或多个布线层的最上层布线层的顶表面延伸通过所述一个或多个布线层的每个下布线层与所述基板接触电接触; 以及在基板中和在一个或多个布线层中的电路结构，电荷耗散结构在电路结构之间分散的一个或多个电荷耗散结构不会电接触任何一个或多个布线层中的任何一个电路结构。

公开(公告)号：US20080002316A1

公开(公告)日：2008-01-03

申请号：US11427063

申请日：2006-06-28

申请人： James W. Adkisson ,  John J. Ellis-Monaghan ,  Steven H. Voldman

发明人： James W. Adkisson ,  John J. Ellis-Monaghan ,  Steven H. Voldman

IPC分类号： H02H9/00

CPC分类号： H01L27/0285

摘要： ESD power clamp devices with vertical NPN devices are disclosed. The power clamp is formed on an N type substrate and includes an N channel field effect transistor (NFET). The source and drain regions of the NFET, a P type epitaxial region under the NFET, and the N type substrate constitutes two vertical NPN devices. As such, vertical interactions of electrons are enabled to avoid the disadvantages of traditional power clamps, e.g., minority carrier cross-talk.

摘要翻译： 公开了具有垂直NPN器件的ESD功率钳位器件。 电源钳位形成在N型衬底上并且包括N沟道场效应晶体管（NFET）。 NFET的源极和漏极区域，NFET下的P型外延区域和N型衬底构成两个垂直NPN器件。 因此，电子的垂直相互作用能够避免传统功率钳位的缺点，例如少数载流子串扰。

公开(公告)号：US08927357B2

公开(公告)日：2015-01-06

申请号：US13294731

申请日：2011-11-11

申请人： Kevin K. Chan ,  John J. Ellis-Monaghan ,  David L. Harame ,  Qizhi Liu ,  John J. Pekarik

发明人： Kevin K. Chan ,  John J. Ellis-Monaghan ,  David L. Harame ,  Qizhi Liu ,  John J. Pekarik

IPC分类号： H01L21/337 ,  H01L29/10 ,  H01L27/06 ,  H01L29/66 ,  H01L29/737 ,  H01L29/808 ,  H01L29/165 ,  H01L29/08

CPC分类号： H01L29/8086 ,  G06F17/5045 ,  H01L27/0623 ,  H01L29/0817 ,  H01L29/0826 ,  H01L29/1004 ,  H01L29/1058 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66242 ,  H01L29/66893 ,  H01L29/66901 ,  H01L29/732 ,  H01L29/7375 ,  H01L29/808

摘要： Junction field-effect transistors, methods for fabricating junction field-effect transistors, and design structures for a junction field-effect transistor. A source and a drain of the junction field-effect transistor are comprised of a semiconductor material grown by selective epitaxy and in direct contact with a top surface of a semiconductor layer. A gate is formed that is aligned with a channel laterally disposed in the semiconductor layer between the source and the drain. The source, the drain, and the semiconductor layer are each comprised of a second semiconductor material having an opposite conductivity type from a first semiconductor material comprising the gate.

摘要翻译： 结型场效应晶体管，用于制造结型场效应晶体管的方法，以及结型场效应晶体管的设计结构。 结场效应晶体管的源极和漏极由通过选择性外延生长并与半导体层的顶表面直接接触的半导体材料组成。 形成与在源极和漏极之间横向设置在半导体层中的沟道对准的栅极。 源极，漏极和半导体层各自包括与包括栅极的第一半导体材料具有相反导电类型的第二半导体材料。

公开(公告)号：US08890557B2

公开(公告)日：2014-11-18

申请号：US13443450

申请日：2012-04-10

申请人： Yoba Amoah ,  John J. Ellis-Monaghan ,  Roger C. Kuo ,  Molly J. Leitch ,  Zhihong Zhang

发明人： Yoba Amoah ,  John J. Ellis-Monaghan ,  Roger C. Kuo ,  Molly J. Leitch ,  Zhihong Zhang

IPC分类号： G01R31/3187

CPC分类号： G01R31/318511 ,  G01R31/2856 ,  G11C29/006 ,  G11C29/12 ,  G11C2029/1206

摘要： A method of testing a semiconductor wafer and a related structure. In various embodiments, a method includes: placing a probe on a first chip on the semiconductor wafer; testing a scribe line automatic built-in self-test (ABIST) for the first chip to search for a fault; progressively testing a subsequent scribe line ABIST for a subsequent chip on the semiconductor wafer in response to determining the ABIST for the first chip does not indicate the fault; moving the probe point to the subsequent chip and retesting the subsequent scribe line ABIST in response to determining the ABIST for the subsequent chip indicates a fault; and testing a further subsequent scribe line ABIST for a further subsequent chip on the semiconductor wafer in response to determining the retesting of the subsequent scribiline ABIST does not indicate a fault in the subsequent scribe line ABIST.

摘要翻译： 一种半导体晶片的测试方法及相关结构。 在各种实施例中，一种方法包括：将探针放置在半导体晶片上的第一芯片上; 测试划线自动内置自检（ABIST）为第一芯片寻找故障; 响应于确定第一芯片的ABIST而对半导体晶片上的后续芯片进行随后的划线ABIST的逐步测试不表示故障; 将探针点移动到随后的芯片，并且响应于确定随后芯片的ABIST指示故障，重新测试随后的划线ABIST; 以及响应于确定随后的scribiline的重新测试，测试另一后续划线ABIST用于半导体晶片上的另外的后续芯片，ABIST不指示后续划线ABIST中的故障。

公开(公告)号：US08836835B2

公开(公告)日：2014-09-16

申请号：US12897295

申请日：2010-10-04

申请人： James W. Adkisson ,  John J. Ellis-Monaghan ,  Richard J. Rassel

发明人： James W. Adkisson ,  John J. Ellis-Monaghan ,  Richard J. Rassel

IPC分类号： H04N5/335 ,  H04N5/359 ,  H01L27/146 ,  H04N5/3745

CPC分类号： H04N5/3595 ,  H01L27/14603 ,  H01L27/14609 ,  H04N5/3532 ,  H04N5/359 ,  H04N5/3745 ,  H04N5/378

摘要： A reference pixel sensor cell (e.g., global shutter) with hold node for leakage cancellation, methods of manufacture and design structure is provided. A pixel array includes one or more reference pixel sensor cells dispersed locally throughout active light sensing regions. The one or more reference pixel sensor cells provides a reference signal used to correct for photon generated leakage signals which vary by locality within the active light sensing regions.

摘要翻译： 提供了具有用于泄漏消除的保持节点的参考像素传感器单元（例如，全局快门），制造方法和设计结构。 像素阵列包括在有源光感测区域局部分散的一个或多个参考像素传感器单元。 一个或多个参考像素传感器单元提供用于校正由于有源光感测区域内的局部性而变化的光子产生的泄漏信号的参考信号。

公开(公告)号：US08791712B2

公开(公告)日：2014-07-29

申请号：US13364345

申请日：2012-02-02

申请人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

发明人： John J. Ellis-Monaghan ,  Jeffrey P. Gambino ,  Kirk D. Peterson ,  Jed H. Rankin

IPC分类号： G01R1/067

CPC分类号： G01R1/06727 ,  B81B2203/0118 ,  B81C1/00111 ,  G01R1/06738 ,  G01R1/06744 ,  G01R1/07342 ,  G01R3/00 ,  H01L21/76804 ,  H01L21/76885 ,  H01L22/14 ,  H01L23/481 ,  H01L2924/0002 ,  H01L2924/00

摘要： A test system for testing a multilayer 3-dimensional integrated circuit (IC), where two separate layers of IC circuits are temporarily connected in order to achieve functionality, includes a chip under test with a first portion of the 3-dimensional IC, and a test probe chip with a second portion of the 3-dimensional IC and micro-electrical-mechanical system (MEMS) switches that selectively complete functional circuits between the first portion of the 3-dimensional IC in a first IC layer to circuits within the second portion of the 3-dimensional IC in a second IC layer. The MEMS switches include tungsten (W) cone contacts, which make the selective electrical contacts between circuits of the chip under test and the test probe chip and which are formed using a template of graded borophosphosilicate glass (BPSG).

摘要翻译： 一种用于测试多层三维集成电路（IC）的测试系统，其中临时连接两个独立的IC电路层以实现功能性，包括具有三维IC的第一部分的被测芯片，以及 测试探针芯片，其具有第三部分的IC和微机电系统（MEMS）开关，其选择性地完成第一IC层中的第三部分的第三部分之间的功能电路和第二部分内的电路 的三维IC在第二IC层中。 MEMS开关包括钨（W）锥形触点，其使得被测芯片的电路和测试探针芯片之间的选择性电接触，并且使用梯度硼磷硅酸盐玻璃（BPSG）的模板形成。