公开(公告)号：US20080258266A1

公开(公告)日：2008-10-23

申请号：US12029969

申请日：2008-02-12

申请人： Koji TAKEMURA ,  Hiroshige HIRANO ,  Yutaka ITOH ,  Hikari SANO ,  Koji KOIKE

发明人： Koji TAKEMURA ,  Hiroshige HIRANO ,  Yutaka ITOH ,  Hikari SANO ,  Koji KOIKE

IPC分类号： H01L23/00 ,  H01L21/71

CPC分类号： H01L23/585 ,  H01L23/562 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes: an interlayer insulating film formed on a substrate; a wiring formed in the interlayer insulating film in a chip region of the substrate; a seal ring formed in the interlayer insulating film in a periphery of the chip region and continuously surrounding the chip region; and a first protective film formed on the interlayer insulating film having the wiring and the seal ring formed therein. A first opening is formed in the first protective film in a region located outside the seal ring when viewed from the chip region, and the interlayer insulating film is exposed in the first opening.

摘要翻译： 半导体器件包括：形成在衬底上的层间绝缘膜; 在衬底的芯片区域中的层间绝缘膜中形成的布线; 密封环，形成在所述芯片区域的周围的所述层间绝缘膜中，并且连续地围绕所述芯片区域; 以及形成在其上形成有布线和密封环的层间绝缘膜上的第一保护膜。 当从芯片区域观察时，在位于密封环外侧的区域中的第一保护膜中形成第一开口，并且层间绝缘膜在第一开口中露出。

公开(公告)号：US20110095430A1

公开(公告)日：2011-04-28

申请号：US12984142

申请日：2011-01-04

申请人： Koji TAKEMURA ,  Hiroshige Hirano ,  Yutaka Itoh ,  Hikari Sano ,  Masao Takahashi ,  Koji Koike

发明人： Koji TAKEMURA ,  Hiroshige Hirano ,  Yutaka Itoh ,  Hikari Sano ,  Masao Takahashi ,  Koji Koike

IPC分类号： H01L23/485

CPC分类号： H01L23/585 ,  H01L21/76832 ,  H01L23/522 ,  H01L23/53295 ,  H01L23/562 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes at least three or more wiring layers stacked in an interlayer insulating film on a semiconductor substrate, a seal ring provided at the outer periphery of a chip region of the semiconductor substrate and a chip strength reinforcement provided in part of the chip region near the seal ring. The chip strength reinforcement is made of a plurality of dummy wiring structures and each of the plurality of dummy wiring structures is formed to extend across and within two or more of the wiring layers including one or none of the bottommost wiring layer and the topmost wiring layer using a via portion.

摘要翻译： 一种半导体器件包括在半导体衬底上的层间绝缘膜中堆叠的至少三个或更多个布线层，设置在半导体衬底的芯片区域的外周处的密封环和在芯片区域的一部分中提供的芯片强度增强 靠近密封圈。 芯片强度加强件由多个虚拟布线结构构成，并且多个虚设布线结构中的每一个形成为跨越两个或更多个布线层中的两个或更多个布线层，包括最下面的布线层和最上面的布线层 使用通孔部分。

公开(公告)号：US20120181670A1

公开(公告)日：2012-07-19

申请号：US13428992

申请日：2012-03-23

申请人： Koji TAKEMURA ,  Hiroshige Hirano ,  Yutaka Itoh ,  Hikari Sano ,  Koji Koike

发明人： Koji TAKEMURA ,  Hiroshige Hirano ,  Yutaka Itoh ,  Hikari Sano ,  Koji Koike

IPC分类号： H01L23/00

CPC分类号： H01L23/585 ,  H01L23/562 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes: an interlayer insulating film formed on a substrate; a wiring formed in the interlayer insulating film in a chip region of the substrate; a seal ring formed in the interlayer insulating film in a periphery of the chip region and continuously surrounding the chip region; and a first protective film formed on the interlayer insulating film having the wiring and the seal ring formed therein. A first opening is formed in the first protective film in a region located outside the seal ring when viewed from the chip region, and the interlayer insulating film is exposed in the first opening.

摘要翻译： 半导体器件包括：形成在衬底上的层间绝缘膜; 在衬底的芯片区域中的层间绝缘膜中形成的布线; 密封环，形成在所述芯片区域的周围的所述层间绝缘膜中，并且连续地围绕所述芯片区域; 以及形成在其上形成有布线和密封环的层间绝缘膜上的第一保护膜。 当从芯片区域观察时，在位于密封环外侧的区域中的第一保护膜中形成第一开口，并且层间绝缘膜在第一开口中露出。

公开(公告)号：US20120080780A1

公开(公告)日：2012-04-05

申请号：US13323454

申请日：2011-12-12

申请人： Koji TAKEMURA ,  Hiroshige Hirano ,  Masao Takahashi ,  Hikari Sano ,  Yutaka Itoh ,  Koji Koike

发明人： Koji TAKEMURA ,  Hiroshige Hirano ,  Masao Takahashi ,  Hikari Sano ,  Yutaka Itoh ,  Koji Koike

IPC分类号： H01L23/48

CPC分类号： H01L24/05 ,  H01L22/32 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05093 ,  H01L2224/05094 ,  H01L2224/05095 ,  H01L2224/05553 ,  H01L2224/05554 ,  H01L2224/05556 ,  H01L2224/05624 ,  H01L2224/48463 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01033 ,  H01L2924/01057 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/3025 ,  H01L2924/00

摘要： A semiconductor device includes: a semiconductor substrate; a first interlayer insulating film formed over the semiconductor substrate; a pad formed above the first interlayer insulating film; and a plurality of first interconnects spaced apart from each other in a portion of the first interlayer insulating film located below the pad. Below the pad, the first interconnects are formed in quadrangular plan shapes.

摘要翻译： 半导体器件包括：半导体衬底; 形成在半导体衬底上的第一层间绝缘膜; 形成在第一层间绝缘膜上方的焊盘; 以及在位于所述垫下方的所述第一层间绝缘膜的部分中彼此间隔开的多个第一互连。 在焊盘下面，第一互连以四边形的平面形状形成。

公开(公告)号：US20090200677A1

公开(公告)日：2009-08-13

申请号：US12430439

申请日：2009-04-27

申请人： Koji TAKEMURA ,  Hiroshige Hirano ,  Yutaka Itoh ,  Hikari Sano ,  Masao Takahashi ,  Koji Koike

发明人： Koji TAKEMURA ,  Hiroshige Hirano ,  Yutaka Itoh ,  Hikari Sano ,  Masao Takahashi ,  Koji Koike

IPC分类号： H01L23/522

CPC分类号： H01L23/585 ,  H01L21/76832 ,  H01L23/522 ,  H01L23/53295 ,  H01L23/562 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes at least three or more wiring layers stacked in an interlayer insulating film on a semiconductor substrate, a seal ring provided at the outer periphery of a chip region of the semiconductor substrate and a chip strength reinforcement provided in part of the chip region near the seal ring. The chip strength reinforcement is made of a plurality of dummy wiring structures and each of the plurality of dummy wiring structures is formed to extend across and within two or more of the wiring layers including one or none of the bottommost wiring layer and the topmost wiring layer using a via portion.

摘要翻译： 一种半导体器件包括在半导体衬底上的层间绝缘膜中堆叠的至少三个或更多个布线层，设置在半导体衬底的芯片区域的外周处的密封环和在芯片区域的一部分中提供的芯片强度增强 靠近密封圈。 芯片强度加强件由多个虚拟布线结构构成，并且多个虚设布线结构中的每一个形成为跨越两个或更多个布线层中的两个或更多个布线层，包括最下面的布线层和最上面的布线层 使用通孔部分。

公开(公告)号：US20090051035A1

公开(公告)日：2009-02-26

申请号：US12194076

申请日：2008-08-19

申请人： Hiroshige HIRANO ,  Koji TAKEMURA ,  Koji KOIKE

发明人： Hiroshige HIRANO ,  Koji TAKEMURA ,  Koji KOIKE

IPC分类号： H01L23/532

CPC分类号： H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

摘要： The semiconductor integrated circuit includes: a first wiring layer including a plurality of first interconnects formed to run in a first direction; a second wiring layer formed above the first wiring layer, the second wiring layer including a plurality of second interconnects formed to run in a second direction vertical to the first direction; and a third wiring layer formed above the second wiring layer, the third wiring layer including a plurality of third interconnects formed to run in the same direction as the second direction.

摘要翻译： 半导体集成电路包括：第一布线层，包括形成为沿第一方向延伸的多个第一互连; 形成在所述第一布线层的上方的第二布线层，所述第二布线层包括形成为沿与所述第一方向垂直的第二方向延伸的多个第二布线; 以及形成在所述第二布线层上方的第三布线层，所述第三布线层包括形成为沿与所述第二方向相同的方向延伸的多个第三布线。

公开(公告)号：US20110024882A1

公开(公告)日：2011-02-03

申请号：US12901002

申请日：2010-10-08

申请人： Koji TAKEMURA ,  Takahiro Kumakawa ,  Yoshihiro Matsushima

发明人： Koji TAKEMURA ,  Takahiro Kumakawa ,  Yoshihiro Matsushima

IPC分类号： H01L23/544

CPC分类号： H01L23/585 ,  H01L21/78 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device includes a semiconductor substrate, a diffusion layer conductive film formed on the semiconductor substrate, an interlayer insulating film layered on the semiconductor substrate, an interconnect pattern and a via pattern formed in the interlayer insulating film, a plurality of circuit regions formed in the semiconductor substrate, and a scribe region formed around the circuit regions and separating the circuit regions from each other. The diffusion layer conductive film is not formed at least in a region to which laser light is emitted in the scribe region.

摘要翻译： 半导体器件包括半导体衬底，形成在半导体衬底上的扩散层导电膜，层叠在半导体衬底上的层间绝缘膜，形成在层间绝缘膜中的布线图案和通孔图案，多个电路区域形成在 半导体衬底和形成在电路区域周围并将电路区域彼此分离的划线区域。 扩散层导电膜至少在划线区域内不会形成激光的区域。

公开(公告)号：US20110037173A1

公开(公告)日：2011-02-17

申请号：US12913308

申请日：2010-10-27

申请人： Manabu OHNISHI ,  Koji TAKEMURA ,  Noriyuki NAGAI ,  Hoyeun HUH ,  Tomoyuki NAKAYAMA ,  Atsushi DOI

发明人： Manabu OHNISHI ,  Koji TAKEMURA ,  Noriyuki NAGAI ,  Hoyeun HUH ,  Tomoyuki NAKAYAMA ,  Atsushi DOI

IPC分类号： H01L23/48

CPC分类号： H01L24/06 ,  H01L23/3114 ,  H01L23/50 ,  H01L2224/0401 ,  H01L2224/05552 ,  H01L2224/05555 ,  H01L2224/06153 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01076 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/14 ,  H01L2924/3011 ,  H01L2924/00012

摘要： Input/output cells are formed so as to be peripherally arranged adjacent to a corner cell on a surface of a semiconductor chip, and electrode pads are formed on the respective input/output cells. The electrode pads are configured in a zigzag pad arrangement so as to form inner and outer pad arrays. However, of the electrode pads forming the inner pad array, those electrode pads in predetermined areas adjacent to the two sides of the corner cell are not disposed, such that an interconnect pattern of a carrier which is bump-bonded to the semiconductor chip and vias are prevented from becoming complex.

摘要翻译： 形成输入/输出单元以便在半导体芯片的表面上与角单元相邻地周边布置，并且在相应的输入/输出单元上形成电极焊盘。 电极焊盘被配置成Z字形排列，以形成内部和外部焊盘阵列。 然而，在形成内焊盘阵列的电极焊盘中，与角电池两侧相邻的预定区域中的那些电极焊盘没有布置，使得凸起接合到半导体芯片的载体的互连图案和通孔 被阻止变得复杂。

公开(公告)号：US20110266540A1

公开(公告)日：2011-11-03

申请号：US13179331

申请日：2011-07-08

申请人： Masao TAKAHASHI ,  Koji TAKEMURA ,  Toshihiko SAKASHITA ,  Tadaaki MIMURA

发明人： Masao TAKAHASHI ,  Koji TAKEMURA ,  Toshihiko SAKASHITA ,  Tadaaki MIMURA

IPC分类号： H01L23/52

CPC分类号： H01L23/52 ,  H01L22/32 ,  H01L23/544 ,  H01L24/05 ,  H01L24/06 ,  H01L24/10 ,  H01L24/13 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/04073 ,  H01L2224/05093 ,  H01L2224/05554 ,  H01L2224/056 ,  H01L2224/06153 ,  H01L2224/13 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/13144 ,  H01L2224/16 ,  H01L2224/4807 ,  H01L2224/4845 ,  H01L2224/48463 ,  H01L2224/4943 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/19043 ,  H01L2224/45099 ,  H01L2924/00

摘要： Electrode pads respectively have a probe region permitting probe contact and a non-probe region. In each of the electrode pads arranged zigzag in two or more rows, a lead interconnect for connecting another electrode pad with an internal circuit is not placed directly under the probe region but placed directly under the non-probe region.

摘要翻译： 电极垫分别具有允许探针接触的探针区域和非探针区域。 在排列成两行或更多列的Z字形的每个电极焊盘中，用于将另一电极焊盘与内部电路连接的引线互连不直接放置在探针区域的正下方，而是直接位于非探针区域下方。