公开(公告)号：US20070298599A1

公开(公告)日：2007-12-27

申请号：US11804875

申请日：2007-05-21

申请人： Se-Myeong Jang ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Chul Lee ,  Keun-Nam Kim ,  Hyun-Ju Sung ,  Hui-Jung Kim ,  Kyoung-Ho Jung

发明人： Se-Myeong Jang ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Chul Lee ,  Keun-Nam Kim ,  Hyun-Ju Sung ,  Hui-Jung Kim ,  Kyoung-Ho Jung

IPC分类号： H01L21/8232

CPC分类号： H01L21/823412

摘要： For fabricating multiple field effect transistors (FETs), a first conductive layer is deposited over first and second active regions of a semiconductor substrate. The first conductive layer is patterned over the second active region to form mold structures. Mask structures are formed between the mold structures. The second active region is patterned using the mask structures or using spacers formed at sidewalls of the mold structures to form multiple fins of a field effect transistor of a fin type. The first conductive layer is patterned over the first active region to form a gate of another field effect transistor of a different type.

摘要翻译： 为了制造多个场效应晶体管（FET），第一导电层沉积在半导体衬底的第一和第二有源区上。 在第二有源区上形成第一导电层以形成模具结构。 在模具结构之间形成掩模结构。 使用掩模结构或使用形成在模具结构的侧壁处的间隔来形成第二有源区，以形成翅片型场效应晶体管的多个鳍。 在第一有源区上图案化第一导电层以形成不同类型的另一场效应晶体管的栅极。

公开(公告)号：US07700445B2

公开(公告)日：2010-04-20

申请号：US11804875

申请日：2007-05-21

申请人： Se-Myeong Jang ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Chul Lee ,  Keun-Nam Kim ,  Hyun-Ju Sung ,  Hui-Jung Kim ,  Kyoung-Ho Jung

发明人： Se-Myeong Jang ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Chul Lee ,  Keun-Nam Kim ,  Hyun-Ju Sung ,  Hui-Jung Kim ,  Kyoung-Ho Jung

IPC分类号： H01L21/336

CPC分类号： H01L21/823412

摘要： For fabricating multiple field effect transistors (FETs), a first conductive layer is deposited over first and second active regions of a semiconductor substrate. The first conductive layer is patterned over the second active region to form mold structures. Mask structures are formed between the mold structures. The second active region is patterned using the mask structures or using spacers formed at sidewalls of the mold structures to form multiple fins of a field effect transistor of a fin type. The first conductive layer is patterned over the first active region to form a gate of another field effect transistor of a different type.

摘要翻译： 为了制造多个场效应晶体管（FET），第一导电层沉积在半导体衬底的第一和第二有源区上。 在第二有源区上形成第一导电层以形成模具结构。 在模具结构之间形成掩模结构。 使用掩模结构或使用形成在模具结构的侧壁处的间隔来形成第二有源区，以形成翅片型场效应晶体管的多个鳍。 在第一有源区上图案化第一导电层以形成不同类型的另一场效应晶体管的栅极。

公开(公告)号：US07667266B2

公开(公告)日：2010-02-23

申请号：US12116821

申请日：2008-05-07

申请人： Kyoung-Ho Jung ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Chul Lee ,  Keun-Nam Kim

发明人： Kyoung-Ho Jung ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Chul Lee ,  Keun-Nam Kim

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119 ,  H01L29/00

CPC分类号： H01L21/823412 ,  H01L21/823456 ,  H01L29/66621 ,  H01L29/78

摘要： A semiconductor device including an active pattern having a channel recess portion, and a method of fabricating the same, are disclosed. In one embodiment, the semiconductor device includes an active pattern including first active regions and a second active region interposed between the first active regions. The active pattern protrudes above a surface of a semiconductor substrate and includes a channel recess portion above the second active region and between the first active regions. A device isolation layer surrounds the active pattern and has a groove exposing side walls of the recessed second active region. A distance between opposing side walls of the first active regions exposed by the channel recess portion is greater than a distance between side walls of the groove. A gate pattern is located in the channel recess portion and extends along the groove.

摘要翻译： 公开了一种包括具有通道凹部的有源图案的半导体器件及其制造方法。 在一个实施例中，半导体器件包括有源图案，其包括第一有源区和介于第一有源区之间的第二有源区。 有源图案突出在半导体衬底的表面上方，并且包括在第二有源区上方和第一有源区之间的沟槽凹部。 器件隔离层围绕有源图案并且具有暴露凹陷的第二有源区域的侧壁的沟槽。 由通道凹部露出的第一有源区域的相对侧壁之间的距离大于槽的侧壁之间的距离。 栅极图案位于沟道凹部中并且沿着沟槽延伸。

公开(公告)号：US07879703B2

公开(公告)日：2011-02-01

申请号：US12321335

申请日：2009-01-20

申请人： Kyoung-Ho Jung ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Chul Lee ,  Joon-Seok Moon ,  Cheol-Kyu Lee ,  Sung-Il Cho

发明人： Kyoung-Ho Jung ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Chul Lee ,  Joon-Seok Moon ,  Cheol-Kyu Lee ,  Sung-Il Cho

IPC分类号： H01L21/425

CPC分类号： H01L21/823814 ,  H01L21/823425 ,  H01L21/82385

摘要： A method of fabricating a semiconductor device for reducing a thermal burden on impurity regions of a peripheral circuit region includes preparing a substrate including a cell active region in a cell array region and peripheral active regions in a peripheral circuit region. A cell gate pattern and peripheral gate patterns may be formed on the cell active region and the peripheral active regions. First cell impurity regions may be formed in the cell active region. A first insulating layer and a sacrificial insulating layer may be formed to surround the cell gate pattern and the peripheral gate patterns. Cell conductive pads may be formed in the first insulating layer to electrically connect the first cell impurity regions. The sacrificial insulating layer may be removed adjacent to the peripheral gate patterns. First and second peripheral impurity regions may be sequentially formed in the peripheral active regions adjacent to the peripheral gate patterns.

摘要翻译： 制造用于减少外围电路区域的杂质区域的热负荷的半导体器件的方法包括制备包括单元阵列区域中的单元有源区和外围电路区中的外围有源区的基板。 单元栅极图案和外围栅极图案可以形成在单元有源区域和外围有源区域上。 可以在电池活性区域中形成第一电池杂质区域。 可以形成第一绝缘层和牺牲绝缘层以围绕电池栅极图案和外围栅极图案。 电池导电焊盘可以形成在第一绝缘层中以电连接第一电池杂质区。 牺牲绝缘层可以与外围栅极图案相邻地去除。 第一和第二外围杂质区域可以顺序地形成在与外围栅极图案相邻的外围有源区域中。

公开(公告)号：US20090186471A1

公开(公告)日：2009-07-23

申请号：US12321335

申请日：2009-01-20

申请人： Kyoung-Ho Jung ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Chul Lee ,  Joon-Seok Moon ,  Cheol-Kyu Lee ,  Sung-Il Cho

发明人： Kyoung-Ho Jung ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Chul Lee ,  Joon-Seok Moon ,  Cheol-Kyu Lee ,  Sung-Il Cho

IPC分类号： H01L21/426 ,  H01L21/04

CPC分类号： H01L21/823814 ,  H01L21/823425 ,  H01L21/82385

摘要： A method of fabricating a semiconductor device for reducing a thermal burden on impurity regions of a peripheral circuit region includes preparing a substrate including a cell active region in a cell array region and peripheral active regions in a peripheral circuit region. A cell gate pattern and peripheral gate patterns may be formed on the cell active region and the peripheral active regions. First cell impurity regions may be formed in the cell active region. A first insulating layer and a sacrificial insulating layer may be formed to surround the cell gate pattern and the peripheral gate patterns. Cell conductive pads may be formed in the first insulating layer to electrically connect the first cell impurity regions. The sacrificial insulating layer may be removed adjacent to the peripheral gate patterns. First and second peripheral impurity regions may be sequentially formed in the peripheral active regions adjacent to the peripheral gate patterns.

摘要翻译： 制造用于减少外围电路区域的杂质区域的热负荷的半导体器件的方法包括制备包括单元阵列区域中的单元有源区和外围电路区中的外围有源区的基板。 单元栅极图案和外围栅极图案可以形成在单元有源区域和外围有源区域上。 可以在电池活性区域中形成第一电池杂质区域。 可以形成第一绝缘层和牺牲绝缘层以围绕电池栅极图案和外围栅极图案。 电池导电焊盘可以形成在第一绝缘层中以电连接第一电池杂质区。 牺牲绝缘层可以与外围栅极图案相邻地去除。 第一和第二外围杂质区域可以顺序地形成在与外围栅极图案相邻的外围有源区域中。

公开(公告)号：US20070105334A1

公开(公告)日：2007-05-10

申请号：US11486343

申请日：2006-07-13

申请人： Se-Myeong Jang ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Hyun-Ju Sung ,  Hui-Jung Kim ,  Chang-Hoon Jeon

发明人： Se-Myeong Jang ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Hyun-Ju Sung ,  Hui-Jung Kim ,  Chang-Hoon Jeon

IPC分类号： H01L21/20

CPC分类号： H01L27/105 ,  H01L21/823412 ,  H01L21/823437 ,  H01L21/823481 ,  H01L27/1052

摘要： In methods of fabricating a semiconductor device having multiple channel transistors and semiconductor devices fabricated thereby, the semiconductor device includes an isolation region disposed within a semiconductor substrate and defining a first region. A plurality of semiconductor pillars self-aligned with the first region and spaced apart from each other are disposed within the first region, and each of the semiconductor pillars has at least one recessed region therein. At least one gate structure may be disposed across the recessed regions, which crosses the semiconductor pillars and extends onto the isolation region.

摘要翻译： 在制造具有多个沟道晶体管和由此制造的半导体器件的半导体器件的方法中，半导体器件包括设置在半导体衬底内并限定第一区域的隔离区域。 与第一区域自对准并且彼此间隔开的多个半导体柱设置在第一区域内，并且每个半导体柱在其中具有至少一个凹陷区域。 至少一个栅极结构可以设置在穿过半导体柱并且延伸到隔离区上的凹陷区域之间。

公开(公告)号：US08497175B2

公开(公告)日：2013-07-30

申请号：US12766055

申请日：2010-04-23

申请人： Jae-Rok Kahng ,  Makoto Yoshida ,  Se-Myeong Jang

发明人： Jae-Rok Kahng ,  Makoto Yoshida ,  Se-Myeong Jang

IPC分类号： H01L21/8234

CPC分类号： H01L29/7851 ,  H01L29/42384 ,  H01L29/66795

摘要： A semiconductor device is fabricating using a photoresist mask pattern, and selectively removing portions of a liner nitride layer in a cell region and a peripheral circuit region. A modified FinFET is formed to reduce the influence of signals transmitted by adjacent gate lines in a cell region. A double FinFET and a substantially planar MOSFET are formed in a core region and in a peripheral region, respectively, concurrently with the formation of the modified FinFET.

摘要翻译： 使用光致抗蚀剂掩模图案制造半导体器件，并且选择性地去除单元区域和外围电路区域中的衬里氮化物层的部分。 形成改进的FinFET以减小由相邻栅极线在单元区域中传输的信号的影响。 在形成改进的FinFET的同时，在芯区域和周边区域分别形成双FinFET和基本上平面的MOSFET。

公开(公告)号：US07952140B2

公开(公告)日：2011-05-31

申请号：US12705011

申请日：2010-02-12

申请人： Se-Myeong Jang ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Hyun-Ju Sung ,  Hui-Jung Kim ,  Chang-Hoon Jeon

发明人： Se-Myeong Jang ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Hyun-Ju Sung ,  Hui-Jung Kim ,  Chang-Hoon Jeon

IPC分类号： H01L29/66

CPC分类号： H01L27/105 ,  H01L21/823412 ,  H01L21/823437 ,  H01L21/823481 ,  H01L27/1052

摘要： In methods of fabricating a semiconductor device having multiple channel transistors and semiconductor devices fabricated thereby, the semiconductor device includes an isolation region disposed within a semiconductor substrate and defining a first region. A plurality of semiconductor pillars self-aligned with the first region and spaced apart from each other are disposed within the first region, and each of the semiconductor pillars has at least one recessed region therein. At least one gate structure may be disposed across the recessed regions, which crosses the semiconductor pillars and extends onto the isolation region.

摘要翻译： 在制造具有多个沟道晶体管和由此制造的半导体器件的半导体器件的方法中，半导体器件包括设置在半导体衬底内并限定第一区域的隔离区域。 与第一区域自对准并且彼此间隔开的多个半导体柱设置在第一区域内，并且每个半导体柱在其中具有至少一个凹陷区域。 至少一个栅极结构可以设置在穿过半导体柱并且延伸到隔离区上的凹陷区域之间。

公开(公告)号：US20100200933A1

公开(公告)日：2010-08-12

申请号：US12766055

申请日：2010-04-23

申请人： Jae-Rok Kahng ,  Makoto Yoshida ,  Se-Myeong Jang

发明人： Jae-Rok Kahng ,  Makoto Yoshida ,  Se-Myeong Jang

IPC分类号： H01L27/088 ,  H01L21/762

CPC分类号： H01L29/7851 ,  H01L29/42384 ,  H01L29/66795

摘要： A semiconductor device is fabricating using a photoresist mask pattern, and selectively removing portions of a liner nitride layer in a cell region and a peripheral circuit region. A modified FinFET is formed to reduce the influence of signals transmitted by adjacent gate lines in a cell region. A double FinFET and a substantially planar MOSFET are formed in a core region and in a peripheral region, respectively, concurrently with the formation of the modified FinFET.

摘要翻译： 使用光致抗蚀剂掩模图案制造半导体器件，并且选择性地去除单元区域和外围电路区域中的衬里氮化物层的部分。 形成改进的FinFET以减小由相邻栅极线在单元区域中传输的信号的影响。 在形成改进的FinFET的同时，在芯区域和周边区域分别形成双FinFET和基本上平面的MOSFET。

公开(公告)号：US20100140692A1

公开(公告)日：2010-06-10

申请号：US12705011

申请日：2010-02-12

申请人： Se-Myeong Jang ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Hyun-Ju Sung ,  Hui-Jung Kim ,  Chang-Hoon Jeon

发明人： Se-Myeong Jang ,  Makoto Yoshida ,  Jae-Rok Kahng ,  Hyun-Ju Sung ,  Hui-Jung Kim ,  Chang-Hoon Jeon

IPC分类号： H01L29/78

CPC分类号： H01L27/105 ,  H01L21/823412 ,  H01L21/823437 ,  H01L21/823481 ,  H01L27/1052

摘要： In methods of fabricating a semiconductor device having multiple channel transistors and semiconductor devices fabricated thereby, the semiconductor device includes an isolation region disposed within a semiconductor substrate and defining a first region. A plurality of semiconductor pillars self-aligned with the first region and spaced apart from each other are disposed within the first region, and each of the semiconductor pillars has at least one recessed region therein. At least one gate structure may be disposed across the recessed regions, which crosses the semiconductor pillars and extends onto the isolation region.

摘要翻译： 在制造具有多个沟道晶体管和由此制造的半导体器件的半导体器件的方法中，半导体器件包括布置在半导体衬底内并限定第一区域的隔离区域。 与第一区域自对准并且彼此间隔开的多个半导体柱设置在第一区域内，并且每个半导体柱在其中具有至少一个凹陷区域。 至少一个栅极结构可以设置在穿过半导体柱并且延伸到隔离区上的凹陷区域之间。