公开(公告)号：US06951783B2

公开(公告)日：2005-10-04

申请号：US10695163

申请日：2003-10-28

申请人： Leo Mathew ,  Rode R. Mora ,  Bich-Yen Nguyen ,  Tab A. Stephens ,  Anne M. Vandooren

发明人： Leo Mathew ,  Rode R. Mora ,  Bich-Yen Nguyen ,  Tab A. Stephens ,  Anne M. Vandooren

IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786 ,  H01L21/84

CPC分类号： H01L29/785 ,  H01L21/823437 ,  H01L21/823468 ,  H01L29/66628 ,  H01L29/66795 ,  H01L29/66818

摘要： A semiconductor fabrication process includes forming a silicon fin overlying a substrate. A gate dielectric is formed on primary faces of the fin. A gate electrode is formed over at least two faces of the fin. Dielectric spacers are then selectively formed in close proximity and confined to the sidewalls of the gate electrode thereby leaving a majority of the primary fin faces exposed. Thereafter a silicide is formed on the primary fin faces. The forming of the gate electrode in one embodiment includes depositing polysilicon over the fin and substrate, depositing a capping layer over the polysilicon, patterning photoresist over the capping layer and etching through the capping layer and the polysilicon with the patterned photoresist in place wherein the etching produces a polysilicon width that is less than a width of the capping layer to create voids under the capping layer adjacent sidewalls of the polysilicon where the confined spacers can be formed.

摘要翻译： 半导体制造工艺包括形成覆盖衬底的硅片。 栅极电介质形成在鳍片的主面上。 在鳍片的至少两个面上形成栅电极。 然后选择性地形成电介质间隔物并且限制在栅电极的侧壁，从而使大部分初级鳍片面露出。 此后，在主翅片面上形成硅化物。 在一个实施例中，栅极电极的形成包括在鳍片和衬底上沉积多晶硅，在多晶硅上沉积覆盖层，在覆盖层上图案化光刻胶，并通过覆盖层和多晶硅蚀刻图案化的光致抗蚀剂，其中蚀刻 产生小于封盖层的宽度的多晶硅宽度，以在与可以形成约束间隔物的多晶硅侧壁相邻的封盖层下产生空隙。

公开(公告)号：US06838322B2

公开(公告)日：2005-01-04

申请号：US10427577

申请日：2003-05-01

申请人： Daniel T. Pham ,  Alexander L. Barr ,  Leo Mathew ,  Bich-Yen Nguyen ,  Anne M. Vandooren ,  Ted R. White

发明人： Daniel T. Pham ,  Alexander L. Barr ,  Leo Mathew ,  Bich-Yen Nguyen ,  Anne M. Vandooren ,  Ted R. White

IPC分类号： H01L21/336 ,  H01L29/786 ,  H01L21/00 ,  H01L21/20 ,  H01L21/3205

CPC分类号： H01L29/785 ,  H01L29/66795

摘要： A method for forming a polysilicon FinFET (10) or other thin film transistor structure includes forming an insulative layer (12) over a semiconductor substrate (14). An amorphous silicon layer (32) forms over the insulative layer (12). A silicon germanium seed layer (44) forms in association with the amorphous silicon layer (32) for controlling silicon grain growth. The polysilicon layer arises from annealing the amorphous silicon layer (32). During the annealing step, silicon germanium seed layer (44), together with silicon germanium layer (34), catalyzes silicon recrystallization to promote growing larger crystalline grains, as well as fewer grain boundaries within the resulting polysilicon layer. Source (16), drain (18), and channel (20) regions are formed within the polysilicon layer. A double-gated region (24) forms in association with source (16), drain (18), and channel (20) to produce polysilicon FinFET (10).

摘要翻译： 一种用于形成多晶硅FinFET（10）或其它薄膜晶体管结构的方法包括在半导体衬底（14）上形成绝缘层（12）。 在绝缘层（12）上形成非晶硅层（32）。 与用于控制硅晶粒生长的非晶硅层（32）相关联地形成硅锗籽晶层（44）。 多晶硅层由退火非晶硅层（32）引起。 在退火步骤期间，硅锗籽晶层（44）与硅锗层（34）一起催化硅重结晶以促进生长较大的晶粒以及所得多晶硅层内的较少的晶界。 源极（16），漏极（18）和沟道（20）区域形成在多晶硅层内。 与源极（16），漏极（18）和沟道（20）相关联地形成双门控区域（24）以产生多晶硅FinFET（10）。

公开(公告)号：US07829447B2

公开(公告)日：2010-11-09

申请号：US11419304

申请日：2006-05-19

申请人： Leo Mathew ,  Rode R. Mora ,  Tab A. Stephens ,  Tien Ying Luo

发明人： Leo Mathew ,  Rode R. Mora ,  Tab A. Stephens ,  Tien Ying Luo

IPC分类号： H01L21/22 ,  H01L21/38

CPC分类号： H01L29/785 ,  H01L29/66795 ,  Y10S438/942

摘要： Forming structures such as fins in a semiconductor layer according to a pattern formed by oxidizing a sidewall of a layer of oxidizable material. In one embodiment, source/drain pattern structures and a fin pattern structures are patterned in the oxidizable layer. The fin pattern structure is then masked from an oxidation process that grows oxide on the sidewalls of the channel pattern structure and the top surface of the source/drain pattern structures. The remaining oxidizable material of the channel pattern structure is subsequently removed leaving a hole between two portions of the oxide layer. These two portions are used in one embodiment as a mask for patterning the semiconductor layer to form two fins. This patterning also leaves the source/drain structures connected to the fins.

摘要翻译： 根据通过氧化可氧化材料层的侧壁形成的图案在半导体层中形成诸如翅片的结构。 在一个实施例中，在可氧化层中图案化源极/漏极图案结构和鳍状图案结构。 然后从在沟道图案结构的侧壁和源极/漏极图案结构的顶表面上生长氧化物的氧化过程掩蔽鳍状图案结构。 随后去除沟道图案结构的剩余可氧化材料，留下氧化物层的两个部分之间的孔。 这两个部分在一个实施例中用作用于图案化半导体层以形成两个散热片的掩模。 该图案化还使得源极/漏极结构连接到鳍片。

公开(公告)号：US20070269969A1

公开(公告)日：2007-11-22

申请号：US11419304

申请日：2006-05-19

申请人： Leo Mathew ,  Rode R. Mora ,  Tab A. Stephens ,  Tien Ying Luo

发明人： Leo Mathew ,  Rode R. Mora ,  Tab A. Stephens ,  Tien Ying Luo

IPC分类号： H01L21/22 ,  H01L21/38 ,  H01L21/8234 ,  H01L21/336

CPC分类号： H01L29/785 ,  H01L29/66795 ,  Y10S438/942

摘要： Forming structures such as fins in a semiconductor layer according to a pattern formed by oxidizing a sidewall of a layer of oxidizable material. In one embodiment, source/drain pattern structures and a fin pattern structures are patterned in the oxidizable layer. The fin pattern structure is then masked from an oxidation process that grows oxide on the sidewalls of the channel pattern structure and the top surface of the source/drain pattern structures. The remaining oxidizable material of the channel pattern structure is subsequently removed leaving a hole between two portions of the oxide layer. These two portions are used in one embodiment as a mask for patterning the semiconductor layer to form two fins. This patterning also leaves the source/drain structures connected to the fins.

摘要翻译： 根据通过氧化可氧化材料层的侧壁形成的图案在半导体层中形成诸如翅片的结构。 在一个实施例中，在可氧化层中图案化源极/漏极图案结构和鳍状图案结构。 然后从在沟道图案结构的侧壁和源极/漏极图案结构的顶表面上生长氧化物的氧化过程掩蔽鳍状图案结构。 随后去除沟道图案结构的剩余可氧化材料，留下氧化物层的两个部分之间的孔。 这两个部分在一个实施例中用作用于图案化半导体层以形成两个散热片的掩模。 该图案化还使得源极/漏极结构连接到鳍片。

公开(公告)号：US07803670B2

公开(公告)日：2010-09-28

申请号：US11458902

申请日：2006-07-20

申请人： Ted R. White ,  Leo Mathew ,  Bich-Yen Nguyen ,  Zhonghai Shi ,  Voon-Yew Thean ,  Mariam G. Sadaka

发明人： Ted R. White ,  Leo Mathew ,  Bich-Yen Nguyen ,  Zhonghai Shi ,  Voon-Yew Thean ,  Mariam G. Sadaka

IPC分类号： H01L21/00

CPC分类号： H01L21/845 ,  H01L21/76264 ,  H01L27/1203 ,  H01L27/1207 ,  H01L27/1211 ,  H01L29/045 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851

摘要： A semiconductor process and apparatus provide a dual or hybrid substrate by forming a second semiconductor layer (214) that is isolated from, and crystallographically rotated with respect to, an underlying first semiconductor layer (212) by a buried insulator layer (213); forming an STI region (218) in the second semiconductor layer (214) and buried insulator layer (213); exposing the first semiconductor layer (212) in a first area (219) of a STI region (218); epitaxially growing a first epitaxial semiconductor layer (220) from the exposed first semiconductor layer (212); and selectively etching the first epitaxial semiconductor layer (220) and the second semiconductor layer (214) to form CMOS FinFET channel regions (e.g., 223) and planar channel regions (e.g., 224) from the first epitaxial semiconductor layer (220) and the second semiconductor layer (214).

摘要翻译： 半导体工艺和装置通过形成第二半导体层（214）提供双或混合衬底，所述第二半导体层通过掩埋绝缘体层与基底第一半导体层隔离并且相对于下面的第一半导体层进行晶体学旋转; 在第二半导体层（214）和掩埋绝缘体层（213）中形成STI区（218）; 在STI区域（218）的第一区域（219）中暴露所述第一半导体层（212）; 从所述暴露的第一半导体层（212）外延生长第一外延半导体层（220）; 以及选择性地蚀刻所述第一外延半导体层（220）和所述第二半导体层（214）以形成来自所述第一外延半导体层（220）的CMOS FinFET沟道区域（例如，223）和平面沟道区域（例如，224） 第二半导体层（214）。

公开(公告)号：US07585735B2

公开(公告)日：2009-09-08

申请号：US11047946

申请日：2005-02-01

申请人： Leo Mathew ,  Yang Du ,  Bich-Yen Nguyen ,  Voon-Yew Thean

发明人： Leo Mathew ,  Yang Du ,  Bich-Yen Nguyen ,  Voon-Yew Thean

IPC分类号： H01L21/8234

CPC分类号： H01L29/4983 ,  H01L29/165 ,  H01L29/517 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66659 ,  H01L29/7843

摘要： A method of forming a semiconductor device is provided in which a substrate (102) is provided which has a gate dielectric layer (106) disposed thereon, and a gate electrode (116) having first and second sidewalls is formed over the gate dielectric layer. First (146) and second (150) extension spacer structures are formed adjacent the first and second sidewalls, respectively. In the resulting device: (a) the first and second extension spacer structures have different dimensions; (b) the first and second extension spacer structures comprise first and second distinct materials; (c) the device has asymmetric source/drain extensions (162); and/or (d) the device has an oxide layer (160) disposed between the first extension spacer structure and the gate electrode, and either (i) the device has no dielectric layer disposed between the second extension spacer structure and the gate electrode, or (ii) the device has a second dielectric layer disposed between the second extension spacer structure and the gate electrode, and the first dielectric layer is substantially thicker than the second dielectric layer.

摘要翻译： 提供一种形成半导体器件的方法，其中设置有其上设置有栅介质层（106）的衬底（102），并且在栅极介电层上形成具有第一和第二侧壁的栅电极（116）。 分别在第一和第二侧壁附近形成第一（146）和第二（150）延伸间隔结构。 在所得装置中：（a）第一和第二延伸间隔结构具有不同的尺寸; （b）第一和第二延伸间隔结构包括第一和第二不同材料; （c）该器件具有不对称的源极/漏极延伸部分（162）; 和/或（d）所述器件具有设置在所述第一延伸间隔物结构和所述栅电极之间的氧化物层（160），以及（i）所述器件在所述第二延伸间隔物结构和所述栅电极之间没有设置介电层， 或者（ii）该器件具有设置在第二延伸间隔物结构和栅极之间的第二介电层，并且第一介电层基本上比第二介电层更厚。

公开(公告)号：US20060170016A1

公开(公告)日：2006-08-03

申请号：US11047946

申请日：2005-02-01

申请人： Leo Mathew ,  Yang Du ,  Bich-Yen Nguyen ,  Voon-Yew Thean

发明人： Leo Mathew ,  Yang Du ,  Bich-Yen Nguyen ,  Voon-Yew Thean

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/4983 ,  H01L29/165 ,  H01L29/517 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66659 ,  H01L29/7843

摘要： A method of forming a semiconductor device is provided in which a substrate (102) is provided which has a gate dielectric layer (106) disposed thereon, and a gate electrode (116) having first and second sidewalls is formed over the gate dielectric layer. First (146) and second (150) extension spacer structures are formed adjacent the first and second sidewalls, respectively. In the resulting device: (a) the first and second extension spacer structures have different dimensions; (b) the first and second extension spacer structures comprise first and second distinct materials; (c) the device has asymmetric source/drain extensions (162); and/or (d) the device has an oxide layer (160) disposed between the first extension spacer structure and the gate electrode, and either (i) the device has no dielectric layer disposed between the second extension spacer structure and the gate electrode, or (ii) the device has a second dielectric layer disposed between the second extension spacer structure and the gate electrode, and the first dielectric layer is substantially thicker than the second dielectric layer.

摘要翻译： 提供一种形成半导体器件的方法，其中设置有其上设置有栅介质层（106）的衬底（102），并且在栅极介电层上形成具有第一和第二侧壁的栅电极（116）。 分别在第一和第二侧壁附近形成第一（146）和第二（150）延伸间隔结构。 在所得装置中：（a）第一和第二延伸间隔结构具有不同的尺寸; （b）第一和第二延伸间隔结构包括第一和第二不同材料; （c）该器件具有不对称的源极/漏极延伸部分（162）; 和/或（d）所述器件具有设置在所述第一延伸间隔物结构和所述栅电极之间的氧化物层（160），以及（i）所述器件在所述第二延伸间隔物结构和所述栅电极之间没有设置介电层， 或者（ii）该器件具有设置在第二延伸间隔物结构和栅极之间的第二介电层，并且第一介电层基本上比第二介电层更厚。

公开(公告)号：US20050101069A1

公开(公告)日：2005-05-12

申请号：US10695163

申请日：2003-10-28

申请人： Leo Mathew ,  Rode Mora ,  Bich-Yen Nguyen ,  Tab Stephens ,  Anne Vandooren

发明人： Leo Mathew ,  Rode Mora ,  Bich-Yen Nguyen ,  Tab Stephens ,  Anne Vandooren

IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786 ,  H01L21/00 ,  H01L21/8238 ,  H01L21/84

CPC分类号： H01L29/785 ,  H01L21/823437 ,  H01L21/823468 ,  H01L29/66628 ,  H01L29/66795 ,  H01L29/66818

摘要： A semiconductor fabrication process includes forming a silicon fin overlying a substrate. A gate dielectric is formed on primary faces of the fin. A gate electrode is formed over at least two faces of the fin. Dielectric spacers are then selectively formed in close proximity and confined to the sidewalls of the gate electrode thereby leaving a majority of the primary fin faces exposed. Thereafter a silicide is formed on the primary fin faces. The forming of the gate electrode in one embodiment includes depositing polysilicon over the fin and substrate, depositing a capping layer over the polysilicon, patterning photoresist over the capping layer and etching through the capping layer and the polysilicon with the patterned photoresist in place wherein the etching produces a polysilicon width that is less than a width of the capping layer to create voids under the capping layer adjacent sidewalls of the polysilicon where the confined spacers can be formed.

摘要翻译： 半导体制造工艺包括形成覆盖衬底的硅片。 栅极电介质形成在鳍片的主面上。 在鳍片的至少两个面上形成栅电极。 然后选择性地形成电介质间隔物并且限制在栅电极的侧壁，从而使大部分初级鳍片面露出。 此后，在主翅片面上形成硅化物。 在一个实施例中，栅电极的形成包括在鳍片和衬底上沉积多晶硅，在多晶硅上沉积覆盖层，在覆盖层上图案化光刻胶，并通过覆盖层和多晶硅蚀刻图案化的光致抗蚀剂，其中蚀刻 产生小于封盖层的宽度的多晶硅宽度，以在与可以形成约束间隔物的多晶硅侧壁相邻的封盖层下产生空隙。

公开(公告)号：US20080020515A1

公开(公告)日：2008-01-24

申请号：US11458902

申请日：2006-07-20

申请人： Ted R. White ,  Leo Mathew ,  Bich-Yen Nguyen ,  Zhonghai Shi ,  Voon-Yew Thean ,  Mariam G. Sadaka

发明人： Ted R. White ,  Leo Mathew ,  Bich-Yen Nguyen ,  Zhonghai Shi ,  Voon-Yew Thean ,  Mariam G. Sadaka

IPC分类号： H01L21/00

CPC分类号： H01L21/845 ,  H01L21/76264 ,  H01L27/1203 ,  H01L27/1207 ,  H01L27/1211 ,  H01L29/045 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851

摘要： A semiconductor process and apparatus provide a dual or hybrid substrate by forming a second semiconductor layer (214) that is isolated from, and crystallographically rotated with respect to, an underlying first semiconductor layer (212) by a buried insulator layer (213); forming an STI region (218) in the second semiconductor layer (214) and buried insulator layer (213); exposing the first semiconductor layer (212) in a first area (219) of a STI region (218); epitaxially growing a first epitaxial semiconductor layer (220) from the exposed first semiconductor layer (212); and selectively etching the first epitaxial semiconductor layer (220) and the second semiconductor layer (214) to form CMOS FinFET channel regions (e.g, 223) and planar channel regions (e.g., 224) from the first epitaxial semiconductor layer (220) and the second semiconductor layer (214).

摘要翻译： 半导体工艺和装置通过形成第二半导体层（214）提供双或混合衬底，所述第二半导体层通过掩埋绝缘体层与基底第一半导体层隔离并且相对于下面的第一半导体层进行晶体学旋转; 在第二半导体层（214）和掩埋绝缘体层（213）中形成STI区（218）; 在STI区域（218）的第一区域（219）中暴露所述第一半导体层（212）; 从所述暴露的第一半导体层（212）外延生长第一外延半导体层（220）; 以及选择性地蚀刻所述第一外延半导体层（220）和所述第二半导体层（214）以形成来自所述第一外延半导体层（220）的CMOS FinFET沟道区域（例如，223）和平面沟道区域（例如，224） 第二半导体层（214）。

公开(公告)号：US06753216B2

公开(公告)日：2004-06-22

申请号：US10285059

申请日：2002-10-31

申请人： Leo Mathew ,  Bich-Yen Nguyen ,  Daniel Thanh-Khac Pham ,  Anne Vandooren

发明人： Leo Mathew ,  Bich-Yen Nguyen ,  Daniel Thanh-Khac Pham ,  Anne Vandooren

IPC分类号： H01L218238

CPC分类号： H01L29/785 ,  H01L29/42384 ,  H01L29/66795 ,  H01L29/78603 ,  H01L29/78621

摘要： A semiconductor fabrication process and structure in which a dielectric structure (106) is formed upon a substrate (102). Silicon is then deposited and processed to form a crystalline silicon wall (118) that envelopes the dielectric structure (106) and is physically and electrically isolated from the substrate (102). A gate dielectric film (130) is formed over at least two surfaces of the silicon wall (118) and a gate electrode film (132) is formed over the gate dielectric (130). The gate electrode film (132) is then patterned followed by conventional source/drain implant processing. Portions of the silicon wall (118) disposed on either side of the gate electrode (140) may then be contacted to form source/drain structures (150). In this manner, the portion of the silicon wall (118) covered by the gate electrode (140) comprises a transistor channel region having multiple surfaces controlled by gate electrode (140).

摘要翻译： 一种在衬底（102）上形成电介质结构（106）的半导体制造工艺和结构。 然后沉积和处理硅以形成包封电介质结构（106）并与衬底（102）物理和电气隔离的晶体硅壁（118）。 在硅壁（118）的至少两个表面上形成栅极电介质膜（130），并且在栅极电介质（130）上形成栅电极膜（132）。 然后对栅极电极膜（132）进行构图，然后进行常规的源极/漏极注入处理。 设置在栅电极（140）的任一侧的硅壁（118）的部分然后可以接触以形成源极/漏极结构（150）。 以这种方式，由栅电极（140）覆盖的硅壁（118）的部分包括具有由栅电极（140）控制的多个表面的晶体管沟道区。