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    END-CUT FIRST APPROACH FOR CRITICAL DIMENSION CONTROL
    2.
    发明申请
    END-CUT FIRST APPROACH FOR CRITICAL DIMENSION CONTROL 有权
    用于关键尺寸控制的最终方法

    公开(公告)号：US20110124134A1

    公开(公告)日：2011-05-26

    申请号：US12625957

    申请日：2009-11-25

    申请人： Li-Te S. Lin ,  Meng Jun Wang ,  Ya Hui Chang ,  Hui Ouyang

    发明人： Li-Te S. Lin ,  Meng Jun Wang ,  Ya Hui Chang ,  Hui Ouyang

    IPC分类号： H01L21/66 ,  H01L21/302

    CPC分类号： H01L21/28026 ,  H01L21/28008 ,  H01L21/28123 ,  H01L21/32139 ,  H01L22/12 ,  H01L22/20 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A method for fabricating a semiconductor device is disclosed. The method includes forming at least one material layer over a substrate; performing an end-cut patterning process to form an end-cut pattern overlying the at least one material layer; transferring the end-cut pattern to the at least one material layer; performing a line-cut patterning process after the end-cut patterning process to form a line-cut pattern overlying the at least one material layer; and transferring the line-cut pattern to the at least one material layer.

    摘要翻译： 公开了一种制造半导体器件的方法。 该方法包括在衬底上形成至少一个材料层; 执行端切割图案化工艺以形成覆盖所述至少一个材料层的端部切割图案; 将所述切割图案转印到所述至少一个材料层; 在切割图案化工艺之后进行线切割图案化工艺以形成覆盖至少一个材料层的线切割图案; 以及将所述切线图案转移到所述至少一个材料层。

    Source/drain carbon implant and RTA anneal, pre-SiGe deposition
    4.
    发明授权
    Source/drain carbon implant and RTA anneal, pre-SiGe deposition 有权
    源极/漏极碳植入物和RTA退火，SiGe沉积

    公开(公告)号：US08404546B2

    公开(公告)日：2013-03-26

    申请号：US12904878

    申请日：2010-10-14

    申请人： Wei-Yen Woon ,  Chun-Feng Nieh ,  Ching-Yi Chen ,  Hsun Chang ,  Chung-Ru Yang ,  Li-Te S. Lin

    发明人： Wei-Yen Woon ,  Chun-Feng Nieh ,  Ching-Yi Chen ,  Hsun Chang ,  Chung-Ru Yang ,  Li-Te S. Lin

    IPC分类号： H01L21/265 ,  H01L29/78 ,  H01L21/336

    CPC分类号： H01L21/26586 ,  H01L21/26506 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

    摘要： A semiconductor device system, structure, and method of manufacture of a source/drain to retard dopant out-diffusion from a stressor are disclosed. An illustrative embodiment comprises a semiconductor substrate, device, and method to retard sidewall dopant out-diffusion in source/drain regions. A semiconductor substrate is provided with a gate structure, and a source and drain on opposing sides of the gate structure. Recessed regions are etched in a portion of the source and drain. Doped stressors are embedded into the recessed regions. A barrier dopant is incorporated into a remaining portion of the source and drain.

    摘要翻译： 公开了一种半导体器件系统，结构和制造源极/漏极的方法，以阻止掺杂剂从胁迫源向外扩散。 示例性实施例包括半导体衬底，器件和方法，用于延迟源极/漏极区域中的侧向掺杂剂扩散。 半导体衬底设置有栅极结构，栅极结构的相对侧上具有源极和漏极。 在源极和漏极的一部分中蚀刻凹入的区域。 掺杂的应激物嵌入到凹陷区域中。 势垒掺杂剂掺入源极和漏极的剩余部分中。

    Iteratively selective gas flow control and dynamic database to achieve CD uniformity
    7.
    发明授权
    Iteratively selective gas flow control and dynamic database to achieve CD uniformity 失效
    迭代选择性气体流量控制和动态数据库实现CD均匀性

    公开(公告)号：US06864174B2

    公开(公告)日：2005-03-08

    申请号：US10394334

    申请日：2003-03-20

    申请人： Li-Te S. Lin ,  Yui Wang ,  Ming-Ching Chang ,  Li-Shung Chen ,  Huain-Jelin Lin ,  Yuan-Hong Chin ,  Hong-Yuan Tao

    发明人： Li-Te S. Lin ,  Yui Wang ,  Ming-Ching Chang ,  Li-Shung Chen ,  Huain-Jelin Lin ,  Yuan-Hong Chin ,  Hong-Yuan Tao

    IPC分类号： H01L21/00 ,  H01L21/66 ,  H01L21/302

    CPC分类号： H01L21/67253 ,  H01J37/32935 ,  H01L21/67069 ,  H01L22/00

    摘要： A method for compensating for CD variations across a semiconductor process wafer surface in a plasma etching process including providing a semiconductor wafer having a process surface including photolithographically developed features imaged from a photomask; determining a first dimensional variation of the features with respect to corresponding photomask dimensions along at least one wafer surface direction to determine a first levelness of the process surface; determining gas flow parameters in a plasma reactor for a plasma etching process required to approach a level process surface by reference to an archive of previous plasma etching process parameters carried out in the plasma reactor; carrying out the plasma etching process in the plasma rector according to the determined gas flow parameters; and, determining a second dimensional variation of the features along the at least one wafer surface direction to determine a second levelness of the process surface.

    摘要翻译： 一种用于补偿等离子体蚀刻工艺中的半导体工艺晶片表面上的CD变化的方法，包括提供具有包括从光掩模成像的光刻显影特征的工艺表面的半导体晶片; 沿着至少一个晶片表面方向确定相对于相应光掩模尺寸的特征的第一尺寸变化，以确定所述工艺表面的第一平坦度; 确定等离子体反应器中的气体流量参数，用于通过参考在等离子体反应器中进行的先前等离子体蚀刻工艺参数的归档来等离子体蚀刻工艺所需的接近水平工艺表面; 根据确定的气体流量参数在等离子体检测器中进行等离子体蚀刻工艺; 以及确定所述特征沿所述至少一个晶片表面方向的第二维度变化以确定所述过程表面的第二平坦度。

    High selectivity, low etch depth micro-loading process for non stop layer damascene etch
    8.
    发明授权
    High selectivity, low etch depth micro-loading process for non stop layer damascene etch 有权
    非选择性，低蚀刻深度微加载工艺，用于非停止层镶嵌蚀刻

    公开(公告)号：US06495469B1

    公开(公告)日：2002-12-17

    申请号：US09999309

    申请日：2001-12-03

    申请人： Jiing-Feng Yang ,  Li-Te S. Lin ,  Li-Chih Chao

    发明人： Jiing-Feng Yang ,  Li-Te S. Lin ,  Li-Chih Chao

    IPC分类号： H01L21302

    CPC分类号： H01L21/76807 ,  H01L21/0276 ,  H01L21/31116

    摘要： A method for etching a dielectric layer comprising the following steps. A structure having a low-k dielectric layer formed thereover is provided. A DARC layer is formed over the low-k dielectric layer. A patterned masking layer is formed over the DARC layer. Using the patterned masking layer as a mask, the DARC layer and the low-k dielectric layer are etched employing an CHxFy/O2/N2/Ar etch chemistry.

    摘要翻译： 一种用于蚀刻介电层的方法，包括以下步骤。 提供了一种其上形成有低k电介质层的结构。 在低k电介质层上形成DARC层。 在DARC层上形成图案化掩模层。 使用图案化掩模层作为掩模，使用CHxFy / O 2 / N 2 / Ar蚀刻化学法蚀刻DARC层和低k电介质层。

    Source/Drain Carbon Implant and RTA Anneal, Pre-SiGe Deposition
    9.
    发明申请
    Source/Drain Carbon Implant and RTA Anneal, Pre-SiGe Deposition 有权
    来源/排水碳植入物和RTA退火，前SiGe沉积

    公开(公告)号：US20110027955A1

    公开(公告)日：2011-02-03

    申请号：US12904878

    申请日：2010-10-14

    申请人： Wei-Yen Woon ,  Chun-Feng Nieh ,  Ching-Yi Chen ,  Hsun Chang ,  Chung-Ru Yang ,  Li-Te S. Lin

    发明人： Wei-Yen Woon ,  Chun-Feng Nieh ,  Ching-Yi Chen ,  Hsun Chang ,  Chung-Ru Yang ,  Li-Te S. Lin

    IPC分类号： H01L21/336

    CPC分类号： H01L21/26586 ,  H01L21/26506 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

    摘要： A semiconductor device system, structure, and method of manufacture of a source/drain to retard dopant out-diffusion from a stressor are disclosed. An illustrative embodiment comprises a semiconductor substrate, device, and method to retard sidewall dopant out-diffusion in source/drain regions. A semiconductor substrate is provided with a gate structure, and a source and drain on opposing sides of the gate structure. Recessed regions are etched in a portion of the source and drain. Doped stressors are embedded into the recessed regions. A barrier dopant is incorporated into a remaining portion of the source and drain.

    摘要翻译： 公开了一种半导体器件系统，结构和制造源极/漏极的方法，以阻止掺杂剂从胁迫源向外扩散。 示例性实施例包括半导体衬底，器件和方法，用于延迟源极/漏极区域中的侧向掺杂剂扩散。 半导体衬底设置有栅极结构，栅极结构的相对侧上具有源极和漏极。 在源极和漏极的一部分中蚀刻凹入的区域。 掺杂的应激物嵌入到凹陷区域中。 势垒掺杂剂掺入源极和漏极的剩余部分中。

    SiGe selective growth without a hard mask
    10.
    发明授权
    SiGe selective growth without a hard mask 有权
    SiGe选择性生长没有硬掩模

    公开(公告)号：US07494884B2

    公开(公告)日：2009-02-24

    申请号：US11543435

    申请日：2006-10-05

    申请人： Hsien-Hsin Lin ,  Li-Te S. Lin ,  Tze-Liang Lee ,  Ming-Hua Yu

    发明人： Hsien-Hsin Lin ,  Li-Te S. Lin ,  Tze-Liang Lee ,  Ming-Hua Yu

    IPC分类号： H01L21/8238 ,  H01L21/336 ,  H01L21/44

    CPC分类号： H01L29/66636 ,  H01L21/02381 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/7848

    摘要： MOS transistors having localized stressors for improving carrier mobility are provided. Embodiments of the invention comprise a gate electrode formed over a substrate, a carrier channel region in the substrate under the gate electrode, and source/drain regions on either side of the carrier channel region. The source/drain regions include an embedded stressor having a lattice spacing different from the substrate. In a preferred embodiment, the substrate is silicon and the embedded stressor is SiGe or SiC. An epitaxy process that includes using HCl gas selectively forms a stressor layer within the crystalline source/drain regions and not on polycrystalline regions of the structure. A preferred epitaxy process dispenses with the source/drain hard mask required of conventional methods. The embedded SiGe stressor applies a compressive strain to a transistor channel region. In another embodiment, the embedded stressor comprises SiC, and it applies a tensile strain to the transistor channel region.

    摘要翻译： 提供了具有用于改善载流子迁移率的局部应力源的MOS晶体管。 本发明的实施例包括形成在衬底上的栅极电极，栅电极下的衬底中的载流子通道区域和载流子通道区域两侧的源极/漏极区域。 源极/漏极区域包括具有与衬底不同的晶格间距的嵌入式应力源。 在优选实施例中，衬底是硅，并且嵌入的应力器是SiGe或SiC。 包括使用HCl气体的外延工艺选择性地在结晶源/漏区内形成应力层，而不是在结构的多晶区上形成。 优选的外延工艺省去了常规方法所需的源极/漏极硬掩模。 嵌入式SiGe应力器将压应变应用于晶体管沟道区。 在另一个实施例中，嵌入式应力器包括SiC，并且其对晶体管沟道区域施加拉伸应变。