公开(公告)号：US20070158777A1

公开(公告)日：2007-07-12

申请号：US11689313

申请日：2007-03-21

申请人： Edouard de Fresart ,  Richard De Souza ,  Xin Lin ,  Jennifer Morrison ,  Patrice Parris ,  Moaniss Zitouni

发明人： Edouard de Fresart ,  Richard De Souza ,  Xin Lin ,  Jennifer Morrison ,  Patrice Parris ,  Moaniss Zitouni

IPC分类号： H01L23/58 ,  H01L21/336

CPC分类号： H01L29/0847 ,  H01L29/7833 ,  H01L29/7835 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods and apparatus are provided for a MOSFET (50, 99, 199) exhibiting increased source-drain breakdown voltage (BVdss). Source (S) (70) and drain (D) (76) are spaced apart by a channel (90) underlying a gate (84) and one or more carrier drift spaces (92, 92′) serially located between the channel (90) and the source (70, 70′) or drain (76, 76′). A buried region (96, 96′) of the same conductivity type as the drift space (92, 92′) and the source (70, 70′) or drain (76, 76′) is provided below the drift space (92, 92′), separated therefrom in depth by a narrow gap (94, 94′) and ohmically coupled to the source (70, 70′) or drain (76, 76′). Current flow (110) through the drift space produces a potential difference (Vt) across this gap (94, 94′). As the S-D voltage (Vo) and current (109, Io) increase, this difference (Vt) induces high field conduction between the drift space (92, 92′) and the buried region (96, 96′) and diverts part (112, It) of the S-D current (109, Io) through the buried region (96, 96′) and away from the near surface portions of the drift space (92, 92′) where breakdown generally occurs. Thus, BVdss is increased.

摘要翻译： 为具有增加的源 - 漏击穿电压（BVdss）的MOSFET（50,99,199）提供了方法和装置。 源极（S）（70）和漏极（D）（76）通过栅极（84）下面的沟道（90）和串联地位于沟道（90）之间的一个或多个载流子漂移空间（92,92'）间隔开 ）和源极（70,70'）或漏极（76,76'）。 与漂移空间（92,92'）和源极（70,70'）或漏极（76,76'）相同的导电类型的掩埋区域（96,96'）设置在漂移空间（92,92'）的下方， 92'），通过狭窄的间隙（94,94'）深度地分离，并且与欧姆耦合到源极（70,70'）或漏极（76,76'）。 穿过漂移空间的电流（110）在该间隙（94,94'）上产生电位差（Vt）。 随着SD电压（Vo）和电流（109，Io）的增加，该差值（Vt）引起漂移空间（92,92'）和掩埋区域（96,96'）之间的高场导通，并且转移部分 ，It）通过掩埋区域（96,96'）并远离漂移空间（92,92'）的通常发生击穿的漂移空间（92,92'）的近表面部分的SD电流（109，Io）。 因此，BVdss增加。

公开(公告)号：US20060249751A1

公开(公告)日：2006-11-09

申请号：US11124469

申请日：2005-05-06

申请人： Edouard de Fresart ,  Richard De Souza ,  Xin Lin ,  Jennifer Morrison ,  Patrice Parris ,  Moaniss Zitouni

发明人： Edouard de Fresart ,  Richard De Souza ,  Xin Lin ,  Jennifer Morrison ,  Patrice Parris ,  Moaniss Zitouni

IPC分类号： H01L31/00

CPC分类号： H01L29/0847 ,  H01L29/7833 ,  H01L29/7835 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods and apparatus are provided for a MOSFET (50, 99, 199) exhibiting increased source-drain breakdown voltage (BVdss). Source (S) (70) and drain (D) (76) are spaced apart by a channel (90) underlying a gate (84) and one or more carrier drift spaces (92, 92′) serially located between the channel (90) and the source (70, 70′) or drain (76, 76′). A buried region (96, 96′) of the same conductivity type as the drift space (92, 92′) and the source (70, 70′) or drain (76, 76′) is provided below the drift space (92, 92′), separated therefrom in depth by a narrow gap (94, 94′) and ohmically coupled to the source (70, 70′) or drain (76, 76′). Current flow (110) through the drift space produces a potential difference (Vt) across this gap (94, 94′). As the S-D voltage (Vo) and current (109, Io) increase, this difference (Vt) induces high field conduction between the drift space (92, 92′) and the buried region (96, 96′) and diverts part (112, It) of the S-D current (109, Io) through the buried region (96, 96′) and away from the near surface portions of the drift space (92, 92′) where breakdown generally occurs. Thus, BVdss is increased.

摘要翻译： 为具有增加的源 - 漏击穿电压（BVdss）的MOSFET（50,99,199）提供了方法和装置。 源极（S）（70）和漏极（D）（76）通过栅极（84）下面的沟道（90）和串联地位于沟道（90）之间的一个或多个载流子漂移空间（92,92'）间隔开 ）和源极（70,70'）或漏极（76,76'）。 与漂移空间（92,92'）和源极（70,70'）或漏极（76,76'）相同的导电类型的掩埋区域（96,96'）设置在漂移空间（92,92'）的下方， 92'），通过狭窄的间隙（94,94'）深度地分离，并且与欧姆耦合到源极（70,70'）或漏极（76,76'）。 穿过漂移空间的电流（110）在该间隙（94,94'）上产生电位差（Vt）。 随着SD电压（Vo）和电流（109，Io）的增加，该差值（Vt）引起漂移空间（92,92'）和掩埋区域（96,96'）之间的高场导通，并且转移部分 ，It）通过掩埋区域（96,96'）并远离漂移空间（92,92'）的通常发生击穿的漂移空间（92,92'）的近表面部分的SD电流（109，Io）。 因此，BVdss增加。

公开(公告)号：US20060134862A1

公开(公告)日：2006-06-22

申请号：US11015110

申请日：2004-12-17

申请人： Patrice Parris ,  Edouard de Fresart ,  Richard De Souza ,  Jennifer Morrison

发明人： Patrice Parris ,  Edouard de Fresart ,  Richard De Souza ,  Jennifer Morrison

IPC分类号： H01L21/336

CPC分类号： H01L27/101 ,  G11C16/02 ,  G11C16/0416 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11521

摘要： A non-volatile memory bitcell structure is disclosed that includes a dual capacitor structure. A first metal-insulator-metal (MIM) capacitor having a first capacitance value includes a first top plate, a first bottom plate, and a first dielectric disposed in-between the first top plate and the first bottom plate. A second metal-insulator-metal (MIM) capacitor having a second capacitance value includes a second top plate, a second bottom plate, and a second dielectric disposed in-between the second top plate and the second bottom plate. An element of the first MIM capacitor is electrically coupled in common with an element of the second MIM capacitor. In addition, the first capacitance value is greater than the second capacitance value.

摘要翻译： 公开了一种包括双电容器结构的非易失性存储器位单元结构。 具有第一电容值的第一金属绝缘体金属（MIM）电容器包括第一顶板，第一底板和设置在第一顶板和第一底板之间的第一电介质。 具有第二电容值的第二金属 - 绝缘体金属（MIM）电容器包括设置在第二顶板和第二底板之间的第二顶板，第二底板和第二电介质。 第一MIM电容器的元件与第二MIM电容器的元件共同地电耦合。 此外，第一电容值大于第二电容值。

公开(公告)号：US20060043479A1

公开(公告)日：2006-03-02

申请号：US10933052

申请日：2004-09-02

申请人： Patrice Parris ,  Edouard de Fresart

发明人： Patrice Parris ,  Edouard de Fresart

IPC分类号： H01L29/76

CPC分类号： H01L29/7802 ,  H01L29/0653 ,  H01L29/402 ,  H01L29/407 ,  H01L29/42368

摘要： A semiconductor MOSFET device (70, 100), and method of fabricating the device, including a shielding structure (86, 210) for decreasing the gate-drain capacitance (CGD) without simultaneously increasing the gate resistance or the total device ON-state resistance (RDSON). The shielding structure (86, 210) is formed between a drain region (76, 106) and an active gate electrode (88, 118) in the form of a separate dummy gate (87) or a trench (212) having a material (214) formed therein. The shielding structure (86, 210) forms a capacitance “shield” between the gate (88, 118) and drain region (76, 106). The MOSFET device (70, 100) further includes a semiconductor material (74, 104) defining therein a drain region (76, 106), at least one body region (78, 108) formed in the semiconductor material (74, 104), at least one source region (80, 110) formed in each body region (78, 108), and an active gate electrode (88, 118) formed over the semiconductor material (74, 104).

摘要翻译： 一种半导体MOSFET器件（70,100）以及制造该器件的方法，包括用于降低栅极 - 漏极电容（C SUB）而不同时增加栅极电阻的屏蔽结构（86,210） 或总体器件导通电阻（RDSSON ）。 屏蔽结构（86,210）形成在漏极区域（76,106）和具有单独的虚拟栅极（87）形式的有源栅电极（88,118）或具有材料的沟槽（212） 214）。 屏蔽结构（86,210）在栅极（88,118）和漏极区域（76,106）之间形成电容“屏蔽”。 MOSFET器件（70,100）还包括在其中限定漏极区域（76,106）的半导体材料（74,104），形成在半导体材料（74,104）中的至少一个体区（78,108） 形成在每个主体区域（78,108）中的至少一个源极区域（80,110）以及形成在所述半导体材料（74,104）上方的有源栅电极（88,118）。

公开(公告)号：US20070132020A1

公开(公告)日：2007-06-14

申请号：US11304196

申请日：2005-12-14

申请人： Edouard de Fresart ,  Robert Baird ,  Ganming Qin

发明人： Edouard de Fresart ,  Robert Baird ,  Ganming Qin

IPC分类号： H01L29/76

CPC分类号： H01L29/7802 ,  H01L29/0634 ,  H01L29/0873 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/66719 ,  H01L29/7809 ,  H01L29/7811

摘要： Methods and apparatus are provided for TMOS devices, comprising multiple N-type source regions, electrically in parallel, located in multiple P-body regions separated by N-type JFET regions at a first surface. The gate overlies the body channel regions and the JFET region lying between the body regions. The JFET region communicates with an underlying drain region via an N-epi region. Ion implantation and heat treatment are used to tailor the net active doping concentration Nd in the JFET region of length Lacc and net active doping concentration Na in the P-body regions of length Lbody so that a charge balance relationship (Lbody*Na)=k1*(Lacc*Nd) between P-body and JFET regions is satisfied, where k1 is about 0.6≦k1≦1.4. The entire device can be fabricated using planar technology and the charge balanced regions need not extend through the underlying N-epi region to the drain.

摘要翻译： 提供了用于TMOS器件的方法和装置，其包括并联的多个N型源极区域，位于在第一表面处由N型JFET区域分离的多个P体区域中。 栅极覆盖身体通道区域和位于身体区域之间的JFET区域。 JFET区域经由N-epi区域与下面的漏极区域连通。 离子注入和热处理用于定制长度为L的JFET区域中的净有源掺杂浓度N sub和净活性掺杂浓度N a， 在长度为L <！ - SIPO - >本体的P体区域中，电荷平衡关系（L <！ - SIPO - >） 满足P体和JFET区之间的> 1 *（L N N D D），其中k 1是约 0.6 <= K 1 <= 1.4。 整个器件可以使用平面技术制造，并且电荷平衡区域不需要延伸通过下面的N-epi区域到漏极。

公开(公告)号：US5498578A

公开(公告)日：1996-03-12

申请号：US236054

申请日：1994-05-02

申请人： John W. Steele ,  Edouard de Fresart ,  N. David Theodore

发明人： John W. Steele ,  Edouard de Fresart ,  N. David Theodore

IPC分类号： H01L21/205 ,  H01L21/20 ,  H01L27/06 ,  H01L21/02

CPC分类号： H01L21/02381 ,  H01L21/0245 ,  H01L21/02488 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/02661 ,  H01L27/0623

摘要： A method for selectively forming semiconductor regions (28) is provided, by exposing a patterned substrate (21) having exposed regions of semiconductor material (26,27) and exposed regions of oxide (24) to a first temperature and a semiconductor source-gas and hydrogen in an atmosphere substantially absent halogens, a blanket semiconductor layer (28,29) forms over the exposed regions of semiconductor material (26,27) and oxide (24). By further exposing the patterned substrate (21) to a second temperature higher than the first temperature in a hydrogen atmosphere, polycrystalline semiconductor material (29) formed over the exposed oxide regions (24) is selectively removed leaving that portion of the blanket semiconductor layer (28) over the exposed regions of semiconductor material (26,27). The method is suitable for forming isolated regions of semiconductor material for fabricating semiconductor devices and is not load dependent.

摘要翻译： 提供一种用于选择性地形成半导体区域（28）的方法，通过将具有暴露的半导体材料（26,27）区域和氧化物（24）的暴露区域的图案化衬底（21）暴露于第一温度和半导体源气体 和基本上不含卤素的气氛中的氢气，覆盖半导体层（28,29）形成在半导体材料（26,27）和氧化物（24）的暴露区域上。 通过在氢气氛中将图案化的衬底（21）进一步暴露于高于第一温度的第二温度下，形成在暴露的氧化物区域（24）上方的多晶半导体材料（29）被选择性地去除，留下覆盖半导体层 28）暴露在半导体材料（26,27）的区域上。 该方法适用于形成用于制造半导体器件的半导体材料的隔离区域，并且不依赖负载。