公开(公告)号：US08294207B2

公开(公告)日：2012-10-23

申请号：US13168301

申请日：2011-06-24

申请人： Sang-Hoon Cho ,  Yun-Seok Cho ,  Myung-Ok Kim ,  Sang-Hoon Park ,  Young-Kyun Jung

发明人： Sang-Hoon Cho ,  Yun-Seok Cho ,  Myung-Ok Kim ,  Sang-Hoon Park ,  Young-Kyun Jung

IPC分类号： H01L29/78

CPC分类号： H01L21/823487 ,  H01L29/66666

摘要： In a method of fabricating a semiconductor device on a substrate which includes a plurality of pillar patterns, an impurity region between adjacent pillar patterns, a gate electrode on each pillar pattern, a first capping layer covering the gate electrode, and a separation layer covering the first capping layer between the gate electrodes of adjacent pillar patterns, the first capping layer is removed except for a portion contacting the separation layer, a sacrificial layer is formed to cover the gate electrode, a second capping layer is formed on sidewalls of each pillar pattern, the sacrificial layer is removed and a word line connecting the gate electrodes of the adjacent pillar patterns is formed. In the manufactured device, the first capping layer isolates the impurity region from the word line and the second capping region prevents the sidewalls of the respective pillar pattern from being exposed.

摘要翻译： 在一种在包括多个柱状图案的基板上制造半导体器件的方法中，相邻柱状图案之间的杂质区域，每个柱状图案上的栅极电极，覆盖栅电极的第一覆盖层和覆盖该栅极电极的分离层 在相邻柱状图案的栅电极之间的第一覆盖层除去除了与分离层接触的部分之外的第一覆盖层，形成覆盖栅电极的牺牲层，在每个柱状图案的侧壁上形成第二覆盖层 ，去除牺牲层，并且形成连接相邻柱状图案的栅电极的字线。 在所制造的器件中，第一覆盖层将杂质区域与字线隔离，并且第二封盖区域防止相应柱状图案的侧壁暴露。

公开(公告)号：US07989292B2

公开(公告)日：2011-08-02

申请号：US12334324

申请日：2008-12-12

申请人： Sang-Hoon Cho ,  Yun-Seok Cho ,  Myung-Ok Kim ,  Sang-Hoon Park ,  Young-Kyun Jung

发明人： Sang-Hoon Cho ,  Yun-Seok Cho ,  Myung-Ok Kim ,  Sang-Hoon Park ,  Young-Kyun Jung

IPC分类号： H01L21/336

CPC分类号： H01L21/823487 ,  H01L29/66666

摘要： In a method of fabricating a semiconductor device on a substrate which includes a plurality of pillar patterns, an impurity region between adjacent pillar patterns, a gate electrode on each pillar pattern, a first capping layer covering the gate electrode, and a separation layer covering the first capping layer between the gate electrodes of adjacent pillar patterns, the first capping layer is removed except for a portion contacting the separation layer, a sacrificial layer is formed to cover the gate electrode, a second capping layer is formed on sidewalls of each pillar pattern, the sacrificial layer is removed and a word line connecting the gate electrodes of the adjacent pillar patterns is formed. In the manufactured device, the first capping layer isolates the impurity region from the word line and the second capping region prevents the sidewalls of the respective pillar pattern from being exposed.

摘要翻译： 在一种在包括多个柱状图案的基板上制造半导体器件的方法中，相邻柱状图案之间的杂质区域，每个柱状图案上的栅极电极，覆盖栅电极的第一覆盖层和覆盖该栅极电极的分离层 在相邻柱状图案的栅电极之间的第一覆盖层除去除了与分离层接触的部分之外的第一覆盖层，形成覆盖栅电极的牺牲层，在每个柱状图案的侧壁上形成第二覆盖层 ，去除牺牲层，并且形成连接相邻柱状图案的栅电极的字线。 在所制造的器件中，第一覆盖层将杂质区域与字线隔离，并且第二封盖区域防止相应柱状图案的侧壁暴露。

公开(公告)号：US07906398B2

公开(公告)日：2011-03-15

申请号：US12336487

申请日：2008-12-16

申请人： Sang-Hoon Park ,  Yun-Seok Cho ,  Sang-Hoon Cho ,  Chun-Hee Lee

发明人： Sang-Hoon Park ,  Yun-Seok Cho ,  Sang-Hoon Cho ,  Chun-Hee Lee

IPC分类号： H01L21/336

CPC分类号： H01L21/823487 ,  H01L21/0334 ,  H01L21/32139 ,  H01L21/823437 ,  H01L29/66666 ,  H01L29/7827

摘要： In a method of fabricating a semiconductor device having vertical channels and a method of patterning a gate electrode of such semiconductor device, an initial conductive layer is removed by multiple etching processes.

摘要翻译： 在制造具有垂直沟道的半导体器件的方法和对这种半导体器件的栅电极进行构图的方法中，通过多次蚀刻工艺去除初始导电层。

公开(公告)号：US20090242945A1

公开(公告)日：2009-10-01

申请号：US12318165

申请日：2008-12-23

申请人： Yun-Seok Cho ,  Sang-Hoon Park ,  Young-Kyun Jung ,  Chun-Hee Lee

发明人： Yun-Seok Cho ,  Sang-Hoon Park ,  Young-Kyun Jung ,  Chun-Hee Lee

IPC分类号： H01L29/78 ,  H01L21/4763

CPC分类号： H01L29/66666 ,  H01L29/42376 ,  H01L29/495 ,  H01L29/4966

摘要： In a method of fabricating a semiconductor device on a substrate having a pillar pattern, a gate electrode is formed on the pillar pattern without etching the latter. A conductive pattern is filled between adjacent pillar patterns, a spacer is formed above the conductive pattern and surrounding sidewalls of each pillar pattern, and the gate electrode is formed by etching the conductive pattern using the spacer as an etch barrier.

摘要翻译： 在具有柱状图案的基板上制造半导体器件的方法中，在柱状图案上形成栅电极而不对其进行蚀刻。 导电图形填充在相邻的柱图案之间，在导电图案上方形成间隔物，并且在每个柱图案的周围形成围绕的侧壁，并且通过使用间隔物作为蚀刻阻挡层蚀刻导电图案来形成栅电极。

公开(公告)号：US08053313B2

公开(公告)日：2011-11-08

申请号：US12318165

申请日：2008-12-23

申请人： Yun-Seok Cho ,  Sang-Hoon Park ,  Young-Kyun Jung ,  Chun-Hee Lee

发明人： Yun-Seok Cho ,  Sang-Hoon Park ,  Young-Kyun Jung ,  Chun-Hee Lee

IPC分类号： H01L21/336

CPC分类号： H01L29/66666 ,  H01L29/42376 ,  H01L29/495 ,  H01L29/4966

摘要： In a method of fabricating a semiconductor device on a substrate having a pillar pattern, a gate electrode is formed on the pillar pattern without etching the latter. A conductive pattern is filled between adjacent pillar patterns, a spacer is formed above the conductive pattern and surrounding sidewalls of each pillar pattern, and the gate electrode is formed by etching the conductive pattern using the spacer as an etch barrier.

摘要翻译： 在具有柱状图案的基板上制造半导体器件的方法中，在柱状图案上形成栅电极而不对其进行蚀刻。 导电图形填充在相邻的柱图案之间，在导电图案上方形成间隔物，并且在每个柱图案的周围形成围绕的侧壁，并且通过使用间隔物作为蚀刻阻挡层蚀刻导电图案来形成栅电极。

公开(公告)号：US07829415B2

公开(公告)日：2010-11-09

申请号：US12336369

申请日：2008-12-16

申请人： Yun-Seok Cho ,  Young-Kyun Jung ,  Chun-Hee Lee

发明人： Yun-Seok Cho ,  Young-Kyun Jung ,  Chun-Hee Lee

IPC分类号： H01L21/336

CPC分类号： H01L29/66666 ,  H01L27/10876 ,  H01L29/7827

摘要： A method of fabricating a semiconductor device includes forming a plurality of pillar patterns on a substrate, filling a gap between the pillar patterns with a first conductive layer, forming a first hard mask layer pattern over the pillar patterns adjacent in one direction, etching the first conductive layer using the first hard mask layer pattern as an etch barrier, forming a second hard mask pattern over the pillar pattern adjacent in the other direction that crosses the one direction, and forming a gate electrode surrounding the pillar patterns by etching the first conductive layer etched using the second hard mask layer pattern as an etch barrier.

摘要翻译： 制造半导体器件的方法包括在衬底上形成多个柱状图案，用第一导电层填充柱状图案之间的间隙，在与一个方向相邻的柱状图案上形成第一硬掩模层图案，蚀刻第一 使用所述第一硬掩模层图案作为蚀刻阻挡层，在与所述一个方向交叉的另一个方向上相邻的所述柱图案上形成第二硬掩模图案，以及通过蚀刻所述第一导电层形成围绕所述柱图案的栅电极 使用第二硬掩模层图案蚀刻作为蚀刻阻挡层。

公开(公告)号：US20110101447A1

公开(公告)日：2011-05-05

申请号：US12649107

申请日：2009-12-29

申请人： Yun-Seok Cho

发明人： Yun-Seok Cho

IPC分类号： H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC分类号： H01L27/10885 ,  H01L27/10876 ,  H01L27/10891

摘要： A semiconductor device includes a substrate having trenches, buried bit lines formed in the substrate, and including a metal silicide layer and a metallic layer, wherein the metal silicide layer contacts sidewalls of the trenches and the metallic layer is formed over the sidewalls of the trenches and contacts the metal silicide layer.

摘要翻译： 半导体器件包括具有沟槽的基板，在基板中形成的掩埋位线，并且包括金属硅化物层和金属层，其中金属硅化物层接触沟槽的侧壁和金属层形成在沟槽的侧壁上 并与金属硅化物层接触。

公开(公告)号：US07446049B2

公开(公告)日：2008-11-04

申请号：US11149326

申请日：2005-06-10

申请人： Kwang-Ok Kim ,  Yun-Seok Cho

发明人： Kwang-Ok Kim ,  Yun-Seok Cho

IPC分类号： H01L21/311

CPC分类号： H01L21/02115 ,  H01L21/0332 ,  H01L21/3146 ,  H01L21/32139

摘要： Disclosed is a method for fabricating a semiconductor device by using an amorphous carbon layer as a sacrificial hard mask. The method includes the steps of: forming an amorphous carbon layer on an etch target layer; forming a photoresist pattern on the amorphous carbon layer; etching the amorphous carbon layer by using the photoresist pattern to form a sacrificial hard mask; and etching the etch target layer by using the sacrificial hard mask to form a predetermined pattern.

摘要翻译： 公开了通过使用无定形碳层作为牺牲硬掩模来制造半导体器件的方法。 该方法包括以下步骤：在蚀刻目标层上形成无定形碳层; 在所述无定形碳层上形成光致抗蚀剂图案; 通过使用光致抗蚀剂图案来蚀刻非晶碳层以形成牺牲硬掩模; 并通过使用牺牲硬掩模蚀刻蚀刻目标层以形成预定图案。

公开(公告)号：US08169020B2

公开(公告)日：2012-05-01

申请号：US12649107

申请日：2009-12-29

申请人： Yun-Seok Cho

发明人： Yun-Seok Cho

IPC分类号： H01L29/78

CPC分类号： H01L27/10885 ,  H01L27/10876 ,  H01L27/10891

摘要： A semiconductor device includes a substrate having trenches, buried bit lines formed in the substrate, and including a metal silicide layer and a metallic layer, wherein the metal silicide layer contacts sidewalls of the trenches and the metallic layer is formed over the sidewalls of the trenches and contacts the metal silicide layer.

摘要翻译： 半导体器件包括具有沟槽的基板，在基板中形成的掩埋位线，并且包括金属硅化物层和金属层，其中金属硅化物层接触沟槽的侧壁和金属层形成在沟槽的侧壁上 并与金属硅化物层接触。

公开(公告)号：US20080160738A1

公开(公告)日：2008-07-03

申请号：US11983075

申请日：2007-11-06

申请人： Yun-Seok Cho

发明人： Yun-Seok Cho

IPC分类号： H01L21/283

CPC分类号： H01L21/32139 ,  H01L27/105 ,  H01L27/11206 ,  H01L27/11286

摘要： A method for fabricating a semiconductor device includes forming a conductive material layer for forming a gate over a substrate including a cell region and a peripheral region, forming hard mask patterns over the conductive material layer, forming a mask pattern over the resultant structure in the cell region, exposing the peripheral region, trimming the hard mask patterns in the peripheral region, removing the mask pattern, and etching the conductive material layer to form gate patterns using the hard mask patterns.

摘要翻译： 一种制造半导体器件的方法包括：在包括单元区域和外围区域的衬底上形成用于形成栅极的导电材料层，在导电材料层上形成硬掩模图案，在电池结构上形成掩模图案 区域，露出外围区域，修整外围区域中的硬掩模图案，去除掩模图案，以及蚀刻导电材料层以使用硬掩模图案形成栅极图案。