公开(公告)号：US06303420B1

公开(公告)日：2001-10-16

申请号：US09618413

申请日：2000-07-18

申请人： Seetharaman Sridhar ,  Amitava Chatterjee ,  Hisashi Shichijo ,  Alec J. Morton

发明人： Seetharaman Sridhar ,  Amitava Chatterjee ,  Hisashi Shichijo ,  Alec J. Morton

IPC分类号： H01L218238

CPC分类号： H01L21/8249

摘要： A method for forming integrated circuit bipolar junction transistors for mixed signal circuits. The implants used to form the well regions of the CMOS circuits 20, 40 form the collector regions of bipolar junction transistors. The CMOS transistor pocket implants form the base region of the bipolar junction transistor, and the CMOS drain extension implants form the emitter region of the bipolar junction transistor.

摘要翻译： 一种用于形成用于混合信号电路的集成电路双极结型晶体管的方法。 用于形成CMOS电路20,40的阱区域的种植体形成双极结型晶体管的集电极区域。 CMOS晶体管插入口形成双极结型晶体管的基极区域，并且CMOS漏极延伸注入形成双极结型晶体管的发射极区域。

公开(公告)号：US06413824B1

公开(公告)日：2002-07-02

申请号：US09589953

申请日：2000-06-08

申请人： Amitava Chatterjee ,  Alec J. Morton ,  Mark S. Rodder ,  Taylor R. Efland ,  Chin-Yu Tsai ,  James R. Hellums

发明人： Amitava Chatterjee ,  Alec J. Morton ,  Mark S. Rodder ,  Taylor R. Efland ,  Chin-Yu Tsai ,  James R. Hellums

IPC分类号： H01L218234

CPC分类号： H01L21/823814 ,  H01L21/823807

摘要： High performance digital transistors (140) and analog transistors (144) are formed at the same time. The digital transistors (140) include pocket regions (134) for optimum performance. These pocket regions (134) are partially or completely suppressed from at least the drain side of the analog transistors (144) to provide a flat channel doping profile on the drain side. The flat channel doping profile provides high early voltage and higher gain. The suppression is accomplished by using the HVLDD implants for the analog transistors (144).

摘要翻译： 高性能数字晶体管（140）和模拟晶体管（144）同时形成。 数字晶体管（140）包括用于最佳性能的口袋区域（134）。 这些袋区域（134）从模拟晶体管（144）的至少漏极侧部分地或完全被抑制，以在漏极侧提供平坦的沟道掺杂分布。 平坦沟道掺杂分布提供高的早期电压和更高的增益。 通过使用用于模拟晶体管（144）的HVLDD种植体实现抑制。

公开(公告)号：US4700323A

公开(公告)日：1987-10-13

申请号：US646868

申请日：1984-08-31

申请人： Karl H. Renner ,  Alec J. Morton

发明人： Karl H. Renner ,  Alec J. Morton

IPC分类号： G06F7/544 ,  H03H17/02 ,  G06F15/31 ,  G10L1/00

CPC分类号： H03H17/0285 ,  G06F7/5443 ,  H03H17/02

摘要： A system for processing a plurality of Equations includes a single full adder (44) which has the A input thereof multiplexed by multiplexer (62) and the B input thereof multiplexed by a multiplexer (94) and a multiplexer (66). The multiplexer (94) is operable to select a multiplicand for multiplication operations from a delay stack (54) for multiplication operations. The multiplication operation is performed by adding together partial products recording to Booth's modified algorithm. The partial products are generated by recode logic circuit (90) and (98). The recode logic circuits (90) and (98) are controlled by the multiplexed output from the multiplexer (80) which selects bits of a given multiplier stored in a K-stack (72). The multiplexer (62) in conjunction with the recode logic circuits (90) and (98) control reconfiguration of the adder (44) as a multiplication circuit. The addition operation is performed on the generated product by circulating the product back to the B-input of the adder (44) through the multiplexer (66). Data is selected from the output of a data stack (52) or from a D-register (108) which contains a prestored output value.

摘要翻译： 一种用于处理多个等式的系统包括一个单个全加器（44），其具有由多路复用器（62）复用的A输入端，并且由多路复用器（94）和多路复用器（66）复用的B输入端。 复用器（94）可操作以从用于乘法运算的延迟堆栈（54）中选择用于乘法运算的被乘数。 通过将部分产品记录添加到Booth的修改算法中来执行乘法运算。 部分产品由重新编码逻辑电路（90）和（98）产生。 重新编码逻辑电路（90）和（98）由多路复用器（80）的复用输出控制，该复用器选择存储在K堆栈（72）中的给定乘法器的位。 多路复用器（62）结合重新编码逻辑电路（90）和（98）控制加法器（44）的重配置作为乘法电路。 通过多路复用器（66）将产品循环回加法器（44）的B输入端，对产生的乘积进行加法运算。 从数据堆栈（52）的输出或包含预存储的输出值的D寄存器（108）中选择数据。

公开(公告)号：US06680226B2

公开(公告)日：2004-01-20

申请号：US10230559

申请日：2002-08-29

申请人： Taylor R. Efland ,  Alec J. Morton ,  Chin-Yu Tsai

发明人： Taylor R. Efland ,  Alec J. Morton ,  Chin-Yu Tsai

IPC分类号： H01L218238

CPC分类号： H01L21/823412 ,  H01L27/088

摘要： High performance digital transistors (140) and analog transistors (144, 146) are formed at the same time. The digital transistors (140) include first pocket regions (134) for optimum performance. These pocket regions (134) are masked from at least the drain side of the analog transistors (144, 146) to provide a flat channel doping profile on the drain side. Second pocket regions (200) may be formed in the analog transistors. The flat channel doping profile provides high early voltage and higher gain.

摘要翻译： 高性能数字晶体管（140）和模拟晶体管（144,146）同时形成。 数字晶体管（140）包括用于最佳性能的第一口袋区域（134）。 从模拟晶体管（144,146）的至少漏极侧对这些凹区（134）进行掩模，以在漏极侧提供平坦的沟道掺杂分布。 第二袋区（200）可以形成在模拟晶体管中。 平坦沟道掺杂分布提供高的早期电压和更高的增益。

公开(公告)号：US5801091A

公开(公告)日：1998-09-01

申请号：US903970

申请日：1997-07-31

申请人： Taylor R. Efland ,  Satwinder Malhi ,  Michael C. Smayling ,  Joseph A. Devore ,  Ross E. Teggatz ,  Alec J. Morton

发明人： Taylor R. Efland ,  Satwinder Malhi ,  Michael C. Smayling ,  Joseph A. Devore ,  Ross E. Teggatz ,  Alec J. Morton

IPC分类号： H01L23/482 ,  H01L23/528 ,  H01L29/417 ,  H01L29/78 ,  H01L21/44

CPC分类号： H01L23/5286 ,  H01L23/4824 ,  H01L29/41725 ,  H01L29/41758 ,  H01L29/7816 ,  H01L29/7835 ,  H01L2924/0002

摘要： The device has a semiconductor chip having active circuitry in the face thereof. The circuitry has busing over it containing two conductive layers having a plurality of contacts and vias with spacings between them that alternate with respect to one another to provide current ballasting and improved switching uniformity. The spacings between the alternating contacts and vias provide regions of maximum conductor thickness and therefore reduces the busing resistance. Staggering the rows of alternating contacts and vias provides further current ballasting. A first conducting layer is used to contact and provide electrically isolated low resistive conducting paths to the various semiconductor regions while the second conducting region is used to provide selective contact to the first conductive layer, thus providing a means of busing large currents over active semiconductor area without sacrificing performance parameters.

摘要翻译： 该器件具有在其表面上具有有源电路的半导体芯片。 该电路具有引线，其中包含两个具有多个触点的导电层和在它们之间具有相互间交替的间隙的通孔，以提供电流镇流和改善的开关均匀性。 交替触点和通孔之间的间距提供最大导体厚度的区域，因此降低了阻抗。 交错的交替触点和通孔的排列提供了进一步的电流镇流。 第一导电层用于接触并提供到各种半导体区域的电隔离的低电阻导电路径，而第二导电区域用于提供与第一导电层的选择性接触，从而提供在有源半导体区域上引入大电流的装置 而不牺牲性能参数。

公开(公告)号：US4740906A

公开(公告)日：1988-04-26

申请号：US646381

申请日：1984-08-31

申请人： Karl H. Renner ,  Alec J. Morton

发明人： Karl H. Renner ,  Alec J. Morton

IPC分类号： G10L19/06 ,  G06F7/544 ,  G06F17/10 ,  G10L11/00 ,  G10L19/04 ,  H03H17/02 ,  G06F15/31 ,  G10L1/00

CPC分类号： H03H17/0285 ,  G06F7/5443

摘要： A lattice filter for processing lattice equations includes a fast adder (78) for adding partial products to partially perform a multiplication step. A full adder (44) is provided for completing the multiplication and then adding the product with a previously calculated and stored value. The input to the full adder (44) is multiplexed with a multiplexer (74) for selecting the sum output of the fast adder (78) and a multiplexer (76) for selecting the carry output of the fast adder (78). The multiplexer (74) also selects prestored values for addition with the summed output of the full adder (44). This summed output is selected by the multiplexer (76). The fast adder (78) sums partial products simultaneous with addition operations of the full adder (44). In this manner, the full adder (44) operates at a slower rate than the fast adder (78). Storage registers (58), (62), (70) are utilized to delay results output by the full adder (44) for later selection and operation thereon. These values are utilized as both the multiplicand the addend in subsequent operations. The multiplier is stored in a K-stack (90) and selected for the appropriate operations. A bit correction circuit (190) provides corrections for truncated bits in the form of a carry input to the full adder (44).

摘要翻译： 用于处理晶格方程的晶格滤波器包括用于部分地执行乘法步骤的部分乘积的快速加法器（78）。 提供一个完整加法器（44）用于完成乘法，然后将乘积与先前计算和存储的值相加。 对全加器（44）的输入与用于选择快速加法器（78）的和输出的复用器（74）和用于选择快速加法器（78）的进位输出的多路复用器（76）复用。 多路复用器（74）还用全加器（44）的相加输出选择用于相加的预存值。 该相加输出由多路复用器（76）选择。 快速加法器（78）将全部加法器（44）的加法运算同时产生部分乘积。 以这种方式，全加器（44）以比快速加法器（78）更慢的速率工作。 存储寄存器（58），（62），（70）用于延迟由全加器（44）输出的结果，用于其后的选择和操作。 这些值被用作后续操作中的被乘数加数。 乘法器存储在K堆栈（90）中，并进行适当的操作。 位校正电路（190）以对进位输入的形式对全加器（44）提供校正。

公开(公告)号：US06468849B1

公开(公告)日：2002-10-22

申请号：US09589957

申请日：2000-06-08

申请人： Taylor R. Efland ,  Alec J. Morton ,  Chin-Yu Tsai

发明人： Taylor R. Efland ,  Alec J. Morton ,  Chin-Yu Tsai

IPC分类号： H01L218238

CPC分类号： H01L21/823412 ,  H01L27/088

摘要： High performance digital transistors (140) and analog transistors (144, 146) are formed at the same time. The digital transistors (140) include first pocket regions (134) for optimum performance. These pocket regions (134) are masked from at least the drain side of the analog transistors (144, 146) to provide a flat channel doping profile on the drain side. Second pocket regions (200) may be formed in the analog transistors. The flat channel doping profile provides high early voltage and higher gain.

摘要翻译： 高性能数字晶体管（140）和模拟晶体管（144,146）同时形成。 数字晶体管（140）包括用于最佳性能的第一口袋区域（134）。 从模拟晶体管（144,146）的至少漏极侧对这些凹区（134）进行掩模，以在漏极侧提供平坦的沟道掺杂分布。 第二袋区（200）可以形成在模拟晶体管中。 平坦沟道掺杂分布提供高的早期电压和更高的增益。

公开(公告)号：US4796216A

公开(公告)日：1989-01-03

申请号：US86225

申请日：1987-08-13

申请人： Karl H. Renner ,  Alec J. Morton

发明人： Karl H. Renner ,  Alec J. Morton

IPC分类号： G06F7/52 ,  G10L19/04 ,  G10L19/14 ,  H03H17/02 ,  G06F7/38 ,  G10L5/02

CPC分类号： G10L19/16 ,  G06F7/5338 ,  H03H17/0225

摘要： A digital filter for synthesized speech includes a full adder (72) that is multiplexed to perform multiplication and addition/subtraction operations. The inputs of the adder (72) are multiplexed by multiplexers (90) and (92). The adder (72) calculates Y-values and B-values. The B-values are input to a delay stack (116) and the Y-values are stored in a Y-register (78). One product is generated of a multiplier stored in a K-stack (128) and a multiplicand selected by a multiplexer (122). The multiplicand is a prestored summation that was earlier stored in a sum register (82). This product is stored in an ACC register (74) and utilized in both the calculation of the B-values and the Y-values. Therefore, only one multiplication is required for corresponding Y- and B-values, thereby reducing the number of multiplication steps required in processing each stage of a digital filter.

摘要翻译： 用于合成语音的数字滤波器包括多路复用以执行乘法和加法/减法运算的全加器（72）。 加法器（72）的输入由多路复用器（90）和（92）复用。 加法器（72）计算Y值和B值。 B值被输入到延迟堆栈（116），Y值被存储在Y寄存器（78）中。 一个产品由存储在K堆栈（128）中的乘法器和由多路复用器（122）选择的被乘数产生。 被乘数是预先存储在和寄存器（82）中的求和。 该产品存储在ACC寄存器（74）中，并用于计算B值和Y值。 因此，对于相应的Y和B值仅需要一次乘法，从而减少处理数字滤波器的每一级所需的乘法步数。

公开(公告)号：US4686644A

公开(公告)日：1987-08-11

申请号：US646606

申请日：1984-08-31

申请人： Karl H. Renner ,  Alec J. Morton

发明人： Karl H. Renner ,  Alec J. Morton

IPC分类号： G10L19/04 ,  G06F15/31 ,  G10L1/00

CPC分类号： G10L19/04

摘要： A digital lattice filter includes a Y-adder (44) and a B-adder (106). The Y-adder (44) calculates the Y-values for a linear predictive coding voice compression technique and the B-adder (106) calculates the B-values. Each of the calculated B-values output by the B-adder (106) is input to a B-stack (118) for storage therein. The B-stack (118) delays the B-values for one sample period. Multiplier constants are contained in a K-stack (90) for output to both adders (44) and (106) for use in the multiplication operation. The final value is stored in a Y1-register (104). Each of the adders (44) and (106) are multiplexed to perform a multiplication operation followed by an addition operation to generate the respective Y- and B-values. A generated Y-value is stored in a Y-register (56) for use in the next sequential Y calculation. In addition, the generated Y-value is used as a multiplicand for generation of a B-value. Therefore, it is only necessary to store the Y-values for one clock cycle and the B-values for up to nine clock cycles, thus reducing the amount of storage space necessary. In addition, the use of two multiplexed adders reduces the required processing speed at each of the adders.

摘要翻译： 数字格子滤波器包括Y加法器（44）和B加法器（106）。 Y加法器（44）计算线性预测编码语音压缩技术的Y值，B加法器（106）计算B值。 由B加法器（106）输出的每个计算的B值被输入到B堆叠（118）以便存储在其中。 B堆栈（118）延迟一个采样周期的B值。 乘法器常数包含在K堆叠（90）中，用于输出到用于乘法运算的两个加法器（44）和（106）。 最终值存储在Y1寄存器（104）中。 加法器（44）和（106）中的每一个被复用以执行乘法运算，随后加法运算以产生相应的Y和B值。 所生成的Y值被存储在Y寄存器（56）中，用于下次顺序Y计算。 另外，生成的Y值被用作生成B值的被乘数。 因此，只需要存储一个时钟周期的Y值和最多9个时钟周期的B值，从而减少必要的存储空间。 另外，使用两个多路复用加法器减少了每个加法器所需的处理速度。

公开(公告)号：US07541275B2

公开(公告)日：2009-06-02

申请号：US10828592

申请日：2004-04-21

申请人： Betty Shu Mercer ,  Erika Leigh Shoemaker ,  Byron Lovell Williams ,  Laurinda W. Ng ,  Alec J. Morton ,  C. Matthew Thompson

发明人： Betty Shu Mercer ,  Erika Leigh Shoemaker ,  Byron Lovell Williams ,  Laurinda W. Ng ,  Alec J. Morton ,  C. Matthew Thompson

IPC分类号： H01L21/44

CPC分类号： H01L24/11 ,  H01L2224/039 ,  H01L2224/03912 ,  H01L2224/0401 ,  H01L2224/05005 ,  H01L2224/05027 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05171 ,  H01L2224/0518 ,  H01L2224/05184 ,  H01L2224/05572 ,  H01L2224/05647 ,  H01L2224/1147 ,  H01L2224/13007 ,  H01L2224/13022 ,  H01L2224/13099 ,  H01L2924/0002 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01018 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01046 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2224/05552 ,  H01L2924/00014 ,  H01L2924/013

摘要： The present invention provides an interconnect for use in an integrated circuit, a method for manufacturing the interconnect, and a method for manufacturing an integrated circuit including the interconnect. The interconnect (100), among other elements, includes a surface conductive lead (160) located in an opening formed within a protective overcoat (110), and a barrier layer (140) located between the protective overcoat (110) and the surface conductive lead (160), a portion of the barrier layer (140) forming a skirt (145) that extends outside a footprint of the surface conductive lead (160).

摘要翻译： 本发明提供了一种用于集成电路的互连，一种用于制造该互连的方法，以及一种用于制造包括该互连的集成电路的方法。 除了其它元件之外，互连（100）包括位于形成在保护外涂层（110）内的开口中的表面导电引线（160）和位于保护外涂层（110）和表面导电 导线（160），阻挡层（140）的形成裙部（145）的部分延伸到表面导电引线（160）的覆盖区外部。