公开(公告)号：US08088685B2

公开(公告)日：2012-01-03

申请号：US12702525

申请日：2010-02-09

申请人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

发明人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L21/4763

CPC分类号： H01L29/78 ,  C23C14/022 ,  C23C14/046 ,  C23C14/18 ,  C23C14/221 ,  C23C16/0263 ,  C23C16/045 ,  C23C16/06 ,  C23C16/48 ,  C23C16/484 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/2855 ,  H01L21/28556 ,  H01L21/76843 ,  H01L21/76856 ,  H01L21/76862 ,  H01L21/76865 ,  H01L21/76877 ,  H01L29/4966 ,  H01L29/66545

摘要： The described embodiments of methods of bottom-up metal deposition to fill interconnect and replacement gate structures enable gap-filling of fine features with high aspect ratios without voids and provide metal films with good film quality. In-situ pretreatment of metal film(s) deposited by gas cluster ion beam (GCIB) allows removal of surface impurities and surface oxide to improve adhesion between an underlying layer with the deposited metal film(s). Metal films deposited by photo-induced chemical vapor deposition (PI-CVD) using high energy of low-frequency light source(s) at relatively low temperature exhibit liquid-like nature, which allows the metal films to fill fine feature from bottom up. The post deposition annealing of metal film(s) deposited by PI-CVD densifies the metal film(s) and removes residual gaseous species from the metal film(s). For advanced manufacturing, such bottom-up metal deposition methods address the challenges of gap-filling of fine features with high aspect ratios.

摘要翻译： 自下而上金属沉积以填充互连和替代栅极结构的方法的所述实施例使得能够在没有空隙的情况下间隙填充具有高纵横比的精细特征，并提供具有良好膜质量的金属膜。 通过气体簇离子束（GCIB）沉积的金属膜的原位预处理允许去除表面杂质和表面氧化物以改善下层与沉积的金属膜之间的粘附。 通过使用高能量的低频光源在较低温度下通过光致化学气相沉积（PI-CVD）沉积的金属膜表现出液体性质，这允许金属膜从下向上填充精细特征。 通过PI-CVD沉积的金属膜的后沉积退火致密化金属膜并从金属膜去除残留的气态物质。 对于先进的制造，这种自下而上的金属沉积方法解决了具有高纵横比的精细特征的间隙填充的挑战。

公开(公告)号：US08466063B2

公开(公告)日：2013-06-18

申请号：US13302520

申请日：2011-11-22

申请人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

发明人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L21/44

CPC分类号： H01L29/78 ,  C23C14/022 ,  C23C14/046 ,  C23C14/18 ,  C23C14/221 ,  C23C16/0263 ,  C23C16/045 ,  C23C16/06 ,  C23C16/48 ,  C23C16/484 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/2855 ,  H01L21/28556 ,  H01L21/76843 ,  H01L21/76856 ,  H01L21/76862 ,  H01L21/76865 ,  H01L21/76877 ,  H01L29/4966 ,  H01L29/66545

摘要： A method of depositing a metal film on a substrate with patterned features includes placing a substrate with patterned features into a photo-induced chemical vapor deposition (PI-CVD) process chamber. The method also includes depositing a metal film by PI-CVD to fill the patterned features from bottom up.

摘要翻译： 在具有图案特征的基板上沉积金属膜的方法包括将具有图案化特征的基板放置在光致化学气相沉积（PI-CVD）处理室中。 该方法还包括通过PI-CVD沉积金属膜以从下向上填充图案化特征。

公开(公告)号：US07776757B2

公开(公告)日：2010-08-17

申请号：US12354394

申请日：2009-01-15

申请人： Simon Su-Horng Lin ,  Yu-Ming Lee ,  Shao-Yen Ku ,  Chi-Ming Yang ,  Chyi-Shyuan Chern ,  Chin-Hsiang Lin

发明人： Simon Su-Horng Lin ,  Yu-Ming Lee ,  Shao-Yen Ku ,  Chi-Ming Yang ,  Chyi-Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L21/302

CPC分类号： H01L21/31111 ,  H01L21/28088 ,  H01L21/823857 ,  H01L29/517

摘要： The present disclosure provides a method for fabricating a semiconductor device. The method includes providing a semiconductor substrate having a first region and a second region, forming a high-k dielectric layer over the semiconductor substrate, forming a first metal layer and a first silicon layer by an in-situ deposition process, patterning the first silicon layer to remove a portion overlying the second region, patterning the first metal layer using the patterned first silicon layer as a mask, and removing the patterned first silicon layer including applying a solution. The solution includes a first component having an [F-] concentration greater than 0.01M, a second component configured to adjust a pH of the solution from about 4.3 to about 6.7, and a third component configured to adjust a potential of the solution to be greater than −1.4 volts.

摘要翻译： 本公开提供了一种用于制造半导体器件的方法。 该方法包括提供具有第一区域和第二区域的半导体衬底，在半导体衬底上形成高k电介质层，通过原位沉积工艺形成第一金属层和第一硅层，图案化第一硅 以去除覆盖在第二区域上的部分，使用图案化的第一硅层作为掩模来图案化第一金属层，以及去除图案化的第一硅层，包括施加溶液。 该溶液包括具有大于0.01M的[F-]浓度的第一组分，构成为将溶液的pH调节至约4.3至约6.7的第二组分，以及构成为将溶液的电位调节为 大于-1.4伏。

公开(公告)号：US20100109098A1

公开(公告)日：2010-05-06

申请号：US12339990

申请日：2008-12-19

申请人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi-Shyuan Chern ,  Chin-Hsiang Lin

发明人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi-Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L29/51 ,  H01L21/3205 ,  H01L21/4763 ,  H01L29/49 ,  H01L21/336

CPC分类号： H01L29/518 ,  H01L21/02181 ,  H01L21/022 ,  H01L21/0228 ,  H01L21/02362 ,  H01L21/28088 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/3141 ,  H01L21/31645 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/513

摘要： A method of fabricating a gate of a semiconductor device is provided. In an embodiment, the method includes forming a gate dielectric layer on a semiconductor substrate. An interface layer is formed on the gate dielectric layer. In an embodiment, the gate dielectric layer includes HfO2 and the interface layer includes Hf—N. A work function metal layer may be formed on the interface layer. A device is also provided.

摘要翻译： 提供一种制造半导体器件的栅极的方法。 在一个实施例中，该方法包括在半导体衬底上形成栅极电介质层。 界面层形成在栅介质层上。 在一个实施例中，栅介质层包括HfO 2，界面层包括Hf-N。 可以在界面层上形成功函数金属层。 还提供了一种设备。

公开(公告)号：US20110195570A1

公开(公告)日：2011-08-11

申请号：US12702525

申请日：2010-02-09

申请人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

发明人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L21/3205

CPC分类号： H01L29/78 ,  C23C14/022 ,  C23C14/046 ,  C23C14/18 ,  C23C14/221 ,  C23C16/0263 ,  C23C16/045 ,  C23C16/06 ,  C23C16/48 ,  C23C16/484 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/2855 ,  H01L21/28556 ,  H01L21/76843 ,  H01L21/76856 ,  H01L21/76862 ,  H01L21/76865 ,  H01L21/76877 ,  H01L29/4966 ,  H01L29/66545

摘要： The described embodiments of methods of bottom-up metal deposition to fill interconnect and replacement gate structures enable gap-filling of fine features with high aspect ratios without voids and provide metal films with good film quality. In-situ pretreatment of metal film(s) deposited by gas cluster ion beam (GCIB) allows removal of surface impurities and surface oxide to improve adhesion between an underlying layer with the deposited metal film(s). Metal films deposited by photo-induced chemical vapor deposition (PI-CVD) using high energy of low-frequency light source(s) at relatively low temperature exhibit liquid-like nature, which allows the metal films to fill fine feature from bottom up. The post deposition annealing of metal film(s) deposited by PI-CVD densifies the metal film(s) and removes residual gaseous species from the metal film(s). For advanced manufacturing, such bottom-up metal deposition methods address the challenges of gap-filling of fine features with high aspect ratios.

摘要翻译： 自下而上金属沉积以填充互连和替代栅极结构的方法的所述实施例使得能够在没有空隙的情况下间隙填充具有高纵横比的精细特征，并提供具有良好膜质量的金属膜。 通过气体簇离子束（GCIB）沉积的金属膜的原位预处理允许去除表面杂质和表面氧化物以改善下层与沉积的金属膜之间的粘附。 通过使用高能量的低频光源在较低温度下通过光致化学气相沉积（PI-CVD）沉积的金属膜表现出液体性质，这允许金属膜从下向上填充精细特征。 通过PI-CVD沉积的金属膜的后沉积退火致密化金属膜并从金属膜去除残余的气态物质。 对于先进的制造，这种自下而上的金属沉积方法解决了具有高纵横比的精细特征的间隙填充的挑战。

公开(公告)号：US20100140716A1

公开(公告)日：2010-06-10

申请号：US12332057

申请日：2008-12-10

申请人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

发明人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823857 ,  H01L21/28079 ,  H01L21/823842 ,  H01L27/0922 ,  H01L29/4958

摘要： The present disclosure provides an integrated circuit. The integrated circuit includes a semiconductor substrate having a first region and a second region; a first gate stack of an n-type field-effect transistor (FET) in the first region; and a second gate stack of a p-type FET in the second region. The first gate stack includes a high k dielectric layer on the semiconductor substrate, a first crystalline metal layer in a first orientation on the high k dielectric layer, and a conductive material layer on the first crystalline metal layer. The second gate stack includes the high k dielectric layer on the semiconductor substrate, a second crystalline metal layer in a second orientation on the high k dielectric layer, and the conductive material layer on the second crystalline metal layer.

摘要翻译： 本发明提供集成电路。 集成电路包括具有第一区域和第二区域的半导体衬底; 在所述第一区域中的n型场效应晶体管（FET）的第一栅极堆叠; 以及第二区域中的p型FET的第二栅极堆叠。 第一栅极堆叠包括在半导体衬底上的高k电介质层，在高k电介质层上具有第一取向的第一晶体金属层和第一晶体金属层上的导电材料层。 第二栅极堆叠包括半导体衬底上的高k电介质层，在高k电介质层上具有第二取向的第二晶体金属层和第二晶体金属层上的导电材料层。

公开(公告)号：US08674451B2

公开(公告)日：2014-03-18

申请号：US12332057

申请日：2008-12-10

申请人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi-Shyuan Chern ,  Chin-Hsiang Lin

发明人： Simon Su-Horng Lin ,  Chi-Ming Yang ,  Chyi-Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L21/70

CPC分类号： H01L21/823857 ,  H01L21/28079 ,  H01L21/823842 ,  H01L27/0922 ,  H01L29/4958

摘要： The present disclosure provides an integrated circuit. The integrated circuit includes a semiconductor substrate having a first region and a second region; a first gate stack of an n-type field-effect transistor (FET) in the first region; and a second gate stack of a p-type FET in the second region. The first gate stack includes a high k dielectric layer on the semiconductor substrate, a first crystalline metal layer in a first orientation on the high k dielectric layer, and a conductive material layer on the first crystalline metal layer. The second gate stack includes the high k dielectric layer on the semiconductor substrate, a second crystalline metal layer in a second orientation on the high k dielectric layer, and the conductive material layer on the second crystalline metal layer.

摘要翻译： 本发明提供集成电路。 集成电路包括具有第一区域和第二区域的半导体衬底; 在所述第一区域中的n型场效应晶体管（FET）的第一栅极堆叠; 以及第二区域中的p型FET的第二栅极堆叠。 第一栅极堆叠包括在半导体衬底上的高k电介质层，在高k电介质层上具有第一取向的第一晶体金属层和第一晶体金属层上的导电材料层。 第二栅极堆叠包括半导体衬底上的高k电介质层，在高k电介质层上具有第二取向的第二晶体金属层和第二晶体金属层上的导电材料层。

公开(公告)号：US20100178772A1

公开(公告)日：2010-07-15

申请号：US12354394

申请日：2009-01-15

申请人： Simon Su-Horng Lin ,  Yu-Ming Lee ,  Shao-Yen Ku ,  Chi-Ming Yang ,  Chyi-Shyuan Chern ,  Chin-Hsiang Lin

发明人： Simon Su-Horng Lin ,  Yu-Ming Lee ,  Shao-Yen Ku ,  Chi-Ming Yang ,  Chyi-Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L21/306

CPC分类号： H01L21/31111 ,  H01L21/28088 ,  H01L21/823857 ,  H01L29/517

摘要： The present disclosure provides a method for fabricating a semiconductor device. The method includes providing a semiconductor substrate having a first region and a second region, forming a high-k dielectric layer over the semiconductor substrate, forming a first metal layer and a first silicon layer by an in-situ deposition process, patterning the first silicon layer to remove a portion overlying the second region, patterning the first metal layer using the patterned first silicon layer as a mask, and removing the patterned first silicon layer including applying a solution. The solution includes a first component having an [F—] concentration greater than 0.01 M, a second component configured to adjust a pH of the solution from about 4.3 to about 6.7, and a third component configured to adjust a potential of the solution to be greater than −1.4 volts.

摘要翻译： 本公开提供了一种用于制造半导体器件的方法。 该方法包括提供具有第一区域和第二区域的半导体衬底，在半导体衬底上形成高k电介质层，通过原位沉积工艺形成第一金属层和第一硅层，图案化第一硅 以去除覆盖在第二区域上的部分，使用图案化的第一硅层作为掩模来图案化第一金属层，以及去除图案化的第一硅层，包括施加溶液。 该溶液包括具有大于0.01M的[F-]浓度的第一组分，被配置为将溶液的pH调节至约4.3至约6.7的第二组分，以及将溶液的电位调节为 大于-1.4伏。

公开(公告)号：US20100167506A1

公开(公告)日：2010-07-01

申请号：US12347483

申请日：2008-12-31

申请人： Simon Su-Horng LIN ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

发明人： Simon Su-Horng LIN ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L21/30

CPC分类号： H01L21/3115 ,  H01J37/321 ,  H01J37/32706 ,  H01L21/2236 ,  H01L29/66795

摘要： In some embodiments, a method of doping a semiconductor wafer disposed on a pedestal electrode in an inductive plasma chamber includes generating a plasma having a first voltage with respect to ground in the inductive plasma chamber, and applying a radio frequency (RF) voltage with respect to ground to the pedestal electrode in the inductive plasma chamber. The positive RF voltage is based on the first voltage of the plasma.

摘要翻译： 在一些实施例中，掺杂设置在感应等离子体室中的基座电极上的半导体晶片的方法包括在感应等离子体室中产生相对于接地的第一电压的等离子体，并且施加射频（RF）电压 接地到电感等离子体室中的基座电极。 正RF电压基于等离子体的第一电压。

公开(公告)号：US09048186B2

公开(公告)日：2015-06-02

申请号：US12879371

申请日：2010-09-10

申请人： Kuo Bin Huang ,  Hsin-Chien Lu ,  Ryan Chia-Jen Chen ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

发明人： Kuo Bin Huang ,  Hsin-Chien Lu ,  Ryan Chia-Jen Chen ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L21/3205 ,  H01L21/28 ,  H01L21/02 ,  H01L21/8238

CPC分类号： H01L21/28238 ,  H01L21/02071 ,  H01L21/823842 ,  H01L21/823857

摘要： A method for forming an integrated circuit is provided. The method includes forming a gate dielectric structure over a substrate. A titanium-containing sacrificial layer is formed, contacting the gate dielectric structure. The whole titanium-containing sacrificial layer is substantially removed.

摘要翻译： 提供一种用于形成集成电路的方法。 该方法包括在衬底上形成栅极电介质结构。 形成与该栅电介质结构接触的含钛牺牲层。 基本上除去了整个含钛牺牲层。