公开(公告)号：US08017469B2

公开(公告)日：2011-09-13

申请号：US12357057

申请日：2009-01-21

申请人： Tien-Ying Luo ,  Gauri V. Karve ,  Daniel G. Tekleab

发明人： Tien-Ying Luo ,  Gauri V. Karve ,  Daniel G. Tekleab

IPC分类号： H01L21/8238

CPC分类号： H01L21/823857 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7833

摘要： A method and apparatus are described for integrating dual gate oxide (DGO) transistor devices (50, 52) and core transistor devices (51, 53) on a single substrate (15) having a silicon germanium channel layer (21) in the PMOS device areas (112, 113), where each DGO transistor device (50, 52) includes a metal gate (25), an upper gate oxide region (60, 84) formed from a second, relatively higher high-k metal oxide layer (24), and a lower gate oxide region (58, 84) formed from a first relatively lower high-k layer (22), and where each core transistor device (51, 53) includes a metal gate (25) and a core gate dielectric layer (72, 98) formed from only the second, relatively higher high-k metal oxide layer (24).

摘要翻译： 描述了用于在PMOS器件中具有硅锗沟道层（21）的单个衬底（15）上集成双栅极氧化物（DGO）晶体管器件（50,52）和核心晶体管器件（51,53）的方法和装置 区域（112,113），其中每个DGO晶体管器件（50,52）包括金属栅极（25），由第二相对较高的高k金属氧化物层（24）形成的上部栅极氧化物区域（60,84） ）和由第一相对较低的高k层（22）形成的下栅极氧化物区域（58,84），并且其中每个核心晶体管器件（51,53）包括金属栅极（25）和芯栅极电介质 仅由第二相对较高的高k金属氧化物层（24）形成的层（72,98）。

公开(公告)号：US20100184260A1

公开(公告)日：2010-07-22

申请号：US12357057

申请日：2009-01-21

申请人： Tien-Ying Luo ,  Gauri V. Karve ,  Daniel G. Tekleab

发明人： Tien-Ying Luo ,  Gauri V. Karve ,  Daniel G. Tekleab

IPC分类号： H01L21/82 ,  H01L21/77 ,  H01L21/04 ,  H01L21/336

CPC分类号： H01L21/823857 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7833

摘要： A method and apparatus are described for integrating dual gate oxide (DGO) transistor devices (50, 52) and core transistor devices (51, 53) on a single substrate (15) having a silicon germanium channel layer (21) in the PMOS device areas (112, 113), where each DGO transistor device (50, 52) includes a metal gate (25), an upper gate oxide region (60, 84) formed from a second, relatively higher high-k metal oxide layer (24), and a lower gate oxide region (58, 84) formed from a first relatively lower high-k layer (22), and where each core transistor device (51, 53) includes a metal gate (25) and a core gate dielectric layer (72, 98) formed from only the second, relatively higher high-k metal oxide layer (24).

摘要翻译： 描述了用于在PMOS器件中具有硅锗沟道层（21）的单个衬底（15）上集成双栅极氧化物（DGO）晶体管器件（50,52）和核心晶体管器件（51,53）的方法和装置 区域（112,113），其中每个DGO晶体管器件（50,52）包括金属栅极（25），由第二相对较高的高k金属氧化物层（24）形成的上部栅极氧化物区域（60,84） ）和由第一相对较低的高k层（22）形成的下栅极氧化物区域（58,84），并且其中每个核心晶体管器件（51,53）包括金属栅极（25）和芯栅极电介质 仅由第二相对较高的高k金属氧化物层（24）形成的层（72,98）。

公开(公告)号：USRE45955E1

公开(公告)日：2016-03-29

申请号：US14452736

申请日：2014-08-06

申请人： Tien Ying Luo ,  Gauri V. Karve ,  Daniel K. Tekleab

发明人： Tien Ying Luo ,  Gauri V. Karve ,  Daniel K. Tekleab

IPC分类号： H01L21/8238 ,  H01L29/10 ,  H01L29/78 ,  H01L29/51 ,  H01L29/66 ,  H01L29/49

CPC分类号： H01L21/823857 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7833

摘要： A method and apparatus are described for integrating dual gate oxide (DGO) transistor devices (50, 52) and core transistor devices (51, 53) on a single substrate (15) having a silicon germanium channel layer (21) in the PMOS device areas (112, 113), where each DGO transistor device (50, 52) includes a metal gate (25), an upper gate oxide region (60, 84) formed from a second, relatively higher high-k metal oxide layer (24), and a lower gate oxide region (58, 84) formed from a first relatively lower high-k layer (22), and where each core transistor device (51, 53) includes a metal gate (25) and a core gate dielectric layer (72, 98) formed from only the second, relatively higher high-k metal oxide layer (24).

摘要翻译： 描述了用于在PMOS器件中具有硅锗沟道层（21）的单个衬底（15）上集成双栅极氧化物（DGO）晶体管器件（50,52）和核心晶体管器件（51,53）的方法和装置 区域（112,113），其中每个DGO晶体管器件（50,52）包括金属栅极（25），由第二相对较高的高k金属氧化物层（24）形成的上部栅极氧化区域（60,84） ）和由第一相对较低的高k层（22）形成的下栅极氧化物区域（58,84），并且其中每个核心晶体管器件（51,53）包括金属栅极（25）和芯栅极电介质 仅由第二相对较高的高k金属氧化物层（24）形成的层（72,98）。

公开(公告)号：US20090004792A1

公开(公告)日：2009-01-01

申请号：US11771721

申请日：2007-06-29

申请人： Gauri V. Karve ,  Cristiano Capasso ,  Srikanth B. Samavedam ,  James K. Schaeffer ,  William J. Taylor, JR.

发明人： Gauri V. Karve ,  Cristiano Capasso ,  Srikanth B. Samavedam ,  James K. Schaeffer ,  William J. Taylor, JR.

IPC分类号： H01L21/8238

CPC分类号： H01L21/823857 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823842

摘要： A method for forming a semiconductor structure includes forming a channel region layer over a semiconductor layer where the semiconductor layer includes a first and a second well region, forming a protection layer over the channel region layer, forming a first gate dielectric layer over the first well region, forming a first metal gate electrode layer over the first gate dielectric, removing the protection layer, forming a second gate dielectric layer over the channel region layer, forming a second metal gate electrode layer over the second gate dielectric layer, and forming a first gate stack including a portion of each of the first gate dielectric layer and the first metal gate electrode layer over the first well region and forming a second gate stack including a portion of each of the second gate dielectric layer and the second metal gate electrode layer over the channel region layer.

摘要翻译： 一种用于形成半导体结构的方法包括在半导体层上形成沟道区层，其中半导体层包括第一和第二阱区，在沟道区上形成保护层，在第一阱上形成第一栅极电介质层 在所述第一栅极电介质上形成第一金属栅极电极层，去除所述保护层，在所述沟道区域上形成第二栅极电介质层，在所述第二栅极介电层上方形成第二金属栅极电极层， 栅极堆叠，其包括第一阱区域上的第一栅极电介质层和第一金属栅电极层中的每一个的一部分，并且形成包括第二栅极电介质层和第二金属栅极电极层中的每一个的第二栅极堆叠， 通道区域层。

公开(公告)号：US09362280B2

公开(公告)日：2016-06-07

申请号：US13893026

申请日：2013-05-13

申请人： Gauri V. Karve ,  Mark D. Hall ,  Srikanth B. Samavedam

发明人： Gauri V. Karve ,  Mark D. Hall ,  Srikanth B. Samavedam

IPC分类号： H01L21/70 ,  H01L27/092 ,  H01L21/8238 ,  H01L29/10

CPC分类号： H01L27/092 ,  H01L21/823807 ,  H01L21/823857 ,  H01L29/1054

摘要： An integrated circuit with devices having dielectric layers with different thicknesses. The dielectric layers include a high-k dielectric and some of the dielectric layers include an oxide layer that is formed from an oxidation process. Each device includes a layer including germanium or carbon located underneath the electrode stack of the device. A silicon cap layers is located over the layer including germanium or carbon.

公开(公告)号：US08460996B2

公开(公告)日：2013-06-11

申请号：US11931565

申请日：2007-10-31

申请人： Gauri V. Karve ,  Mark D. Hall ,  Srikanth B. Samavedam

发明人： Gauri V. Karve ,  Mark D. Hall ,  Srikanth B. Samavedam

IPC分类号： H01L21/8242

CPC分类号： H01L27/092 ,  H01L21/823807 ,  H01L21/823857 ,  H01L29/1054

摘要： An integrated circuit with devices having dielectric layers with different thicknesses. The dielectric layers include a high-k dielectric and some of the dielectric layers include an oxide layer that is formed from an oxidation process. Each device includes a layer including germanium or carbon located underneath the electrode stack of the device. A silicon cap layers is located over the layer including germanium or carbon.

摘要翻译： 具有具有不同厚度的电介质层的器件的集成电路。 电介质层包括高k电介质，并且一些电介质层包括由氧化工艺形成的氧化物层。 每个器件包括位于器件的电极堆叠下方的包含锗或碳的层。 硅层位于包含锗或碳的层之上。

公开(公告)号：US07790528B2

公开(公告)日：2010-09-07

申请号：US11742778

申请日：2007-05-01

申请人： Gregory S. Spencer ,  John M. Grant ,  Gauri V. Karve

发明人： Gregory S. Spencer ,  John M. Grant ,  Gauri V. Karve

IPC分类号： H01L21/84

CPC分类号： H01L21/84 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207

摘要： A semiconductor process and apparatus provide a planarized hybrid substrate (15) by thermally oxidizing SOI sidewalls (90) in a trench opening (93) to form SOI sidewall oxide spacers (94) which are trimmed while etching through a buried oxide layer (80) to expose the underlying bulk substrate (70) for subsequent epitaxial growth of an epitaxial semiconductor layer (96). In this way, SOI sidewall oxide spacers (94) are formed that prevent epitaxial SOI sidewalls from being formed in the trench opening (93) during the epitaxial growth step, and that can be readily removed during any subsequent STI etch process

摘要翻译： 半导体工艺和装置通过在沟槽开口（93）中热氧化SOI侧壁（90）来提供平坦化的混合衬底（15），以形成SOI侧壁氧化物间隔物（94），其在蚀刻通过掩埋氧化物层（80）时被修整， 以暴露下面的体基板（70），用于外延半导体层（96）的后续外延生长。 以这种方式，形成了在外延生长步骤期间防止在沟槽开口（93）中形成外延SOI侧壁的SOI侧壁氧化物间隔物（94），并且可以在任何后续STI蚀刻工艺期间容易地去除

公开(公告)号：US07749829B2

公开(公告)日：2010-07-06

申请号：US11742755

申请日：2007-05-01

申请人： Gauri V. Karve ,  Debby Eades ,  Gregory S. Spencer ,  Ted R. White

发明人： Gauri V. Karve ,  Debby Eades ,  Gregory S. Spencer ,  Ted R. White

IPC分类号： H01L21/336

CPC分类号： H01L21/76283 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/1207

摘要： A semiconductor process and apparatus provides a planarized hybrid substrate (16) by removing a nitride mask layer (96) and using an oxide polish stop layer (92) when an epitaxial semiconductor layer (99) is being polished for DSO and BOS integrations. To this end, an initial SOI wafer semiconductor stack (11) is formed which includes one or more oxide polish stop layers (91, 92) formed between the SOI semiconductor layer (90) and a nitride mask layer (93). The oxide polish stop layer (92) may be formed by depositing a densified LPCVD layer of TEOS to a thickness of approximately 100-250 Angstroms.

摘要翻译： 当抛光外延半导体层（99）进行DSO和BOS积分时，半导体工艺和装置通过去除氮化物掩模层（96）并使用氧化物抛光停止层（92）来提供平面化的混合衬底（16）。 为此，形成初始SOI晶片半导体堆叠（11），其包括在SOI半导体层（90）和氮化物掩模层（93）之间形成的一个或多个氧化物抛光停止层（91,92）。 氧化物抛光停止层（92）可以通过沉积厚度为约100-250埃的TEOS致密的LPCVD层来形成。

公开(公告)号：US20090068807A1

公开(公告)日：2009-03-12

申请号：US11851719

申请日：2007-09-07

申请人： Gauri V. Karve ,  Srikanth B. Samavedam ,  William J. Taylor, JR.

发明人： Gauri V. Karve ,  Srikanth B. Samavedam ,  William J. Taylor, JR.

IPC分类号： H01L21/8234

CPC分类号： H01L21/823462 ,  H01L21/823412 ,  H01L21/823807 ,  H01L21/823857

摘要： A method of forming devices including forming a first region and a second region in a semiconductor substrate is provided. The method further includes forming a semiconductive material over the first region, wherein the semiconductive material has a different electrical property than the first semiconductor substrate, forming a first dielectric material over the first region, depositing a second dielectric material over the first dielectric material and over the second region, wherein the second dielectric material is different than the first dielectric material, and depositing a gate electrode material over the high dielectric constant material. In one embodiment, the semiconductive material is silicon germanium and the semiconductor substrate is silicon.

摘要翻译： 提供了一种形成包括在半导体衬底中形成第一区域和第二区域的器件的方法。 所述方法还包括在所述第一区域上形成半导体材料，其中所述半导体材料具有与所述第一半导体衬底不同的电性质，在所述第一区域上形成第一电介质材料，在所述第一介电材料上沉积第二电介质材料， 所述第二区域，其中所述第二介电材料不同于所述第一介电材料，以及在所述高介电常数材料上沉积栅电极材料。 在一个实施例中，半导体材料是硅锗，并且半导体衬底是硅。

公开(公告)号：US20080274594A1

公开(公告)日：2008-11-06

申请号：US11742755

申请日：2007-05-01

申请人： Gauri V. Karve ,  Debby Eades ,  Gregory S. Spencer ,  Ted R. White

发明人： Gauri V. Karve ,  Debby Eades ,  Gregory S. Spencer ,  Ted R. White

IPC分类号： H01L21/8238 ,  H01L21/762

CPC分类号： H01L21/76283 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/1207

摘要： A semiconductor process and apparatus provides a planarized hybrid substrate (16) by removing a nitride mask layer (96) and using an oxide polish stop layer (92) when an epitaxial semiconductor layer (99) is being polished for DSO and BOS integrations. To this end, an initial SOI wafer semiconductor stack (11) is formed which includes one or more oxide polish stop layers (91, 92) formed between the SOI semiconductor layer (90) and a nitride mask layer (93). The oxide polish stop layer (92) may be formed by depositing a densified LPCVD layer of TEOS to a thickness of approximately 100-250 Angstroms.

摘要翻译： 当抛光外延半导体层（99）进行DSO和BOS积分时，半导体工艺和装置通过去除氮化物掩模层（96）并使用氧化物抛光停止层（92）来提供平面化的混合衬底（16）。 为此，形成初始SOI晶片半导体堆叠（11），其包括在SOI半导体层（90）和氮化物掩模层（93）之间形成的一个或多个氧化物抛光停止层（91,92）。 氧化物抛光停止层（92）可以通过沉积厚度为约100-250埃的TEOS致密的LPCVD层来形成。