公开(公告)号：US5574478A

公开(公告)日：1996-11-12

申请号：US874038

申请日：1992-04-27

申请人： Vlad Bril ,  Boyd G. Pett

发明人： Vlad Bril ,  Boyd G. Pett

IPC分类号： G09G5/02 ,  G09G5/06 ,  G09G5/395 ,  G09G5/00

CPC分类号： G09G5/06 ,  G09G5/024 ,  G09G5/395

摘要： Modifications to a prior art system known as video graphics adapter (VGA) for displaying color images on a monitor attached to a personal computer. The modifications provide the following four enhancements to a standard VGA system: (i) user definable border color; (ii) automatic powering down of the digital analog converter (DAC) component of the VGA RAMDAC and monitor sense comparator for LCD monitors when the RAMDAC is not in use; (iii) stopping of the RAMDAC clock for LCD monitors when the RAMDAC is not in use; and (iv) true color support.

摘要翻译： 称为视频图形适配器（VGA）的现有技术系统的修改，用于在连接到个人计算机的监视器上显示彩色图像。 这些修改对标准VGA系统提供以下四个增强功能：（i）用户可定义的边框颜色; （ii）当RAMDAC不使用时，自动断开VGA RAMDAC的数字模拟转换器（DAC）组件和LCD监视器的监视器检测比较器; （iii）当RAMDAC不使用时，停止LCD监视器的RAMDAC时钟; 和（iv）真正的颜色支持。

公开(公告)号：US06310599B1

公开(公告)日：2001-10-30

申请号：US08704842

申请日：1996-08-28

申请人： Vlad Bril ,  Alexander Julian Eglit ,  Robin Sungsoo Han ,  Muralidhar Reddy Jammula

发明人： Vlad Bril ,  Alexander Julian Eglit ,  Robin Sungsoo Han ,  Muralidhar Reddy Jammula

IPC分类号： G09G333

CPC分类号： G09G3/36 ,  G09G2330/02 ,  G09G2330/04

摘要： A flat panel display controller is provided with a circuit for monitoring clocking signal(s) to the flat panel display. A clocking signal output to the flat panel display may be fed back to the display controller using a conventional I/O pad. In the preferred embodiment, the fed back clocking signal resets a counter. In a second embodiment, the fed back clocking signal may then pass through an edge detector whose output then resets the counter. The counter will overflow if a edge signal is not received within a predetermined time period. If an overflow occurs, the carry signal of the counter will initiate a flat panel power shutdown through power control circuitry. The clock signal for the counter may be derived from an off-chip oscillator such that if a failure occurs within the display controller, the counter will continue to function.

摘要翻译： 平板显示控制器设置有用于监视平板显示器的时钟信号的电路。 输出到平板显示器的定时信号可以使用传统的I / O垫反馈到显示控制器。 在优选实施例中，反馈时钟信号复位计数器。 在第二实施例中，反馈时钟信号然后可以通过边沿检测器，其输出然后复位该计数器。 如果在预定时间段内没有接收到边缘信号，计数器将溢出。 如果发生溢出，计数器的进位信号将通过电源控制电路启动平板电源关闭。 计数器的时钟信号可以从片外振荡器导出，使得如果在显示控制器内发生故障，则计数器将继续工作。

公开(公告)号：US6072530A

公开(公告)日：2000-06-06

申请号：US1304

申请日：1997-12-31

申请人： Vlad Bril

发明人： Vlad Bril

IPC分类号： H04N5/44 ,  H04N7/01

CPC分类号： H04N7/012 ,  H04N7/0132 ,  Y10S348/91

摘要： A television system (TV) with an interlaced display screen for displaying network application data. A flicker filter is preferably implemented as an infinite impulse response (IIR) filter to eliminate sharp transitions in the network application data images. A random access memory is used to store the lines of the filtered images and any adjacent lines used for the filtering operation. Alternate lines of the filtered images are retrieved from the random access memory to provide an interlaced image of the filtered network application data images. The interlaced images are displayed on an interlaced display unit of a television system.

摘要翻译： 一种具有用于显示网络应用数据的隔行显示屏幕的电视系统（TV）。 闪烁滤波器优选地被实现为无限脉冲响应（IIR）滤波器，以消除网络应用数据图像中的尖锐转变。 随机存取存储器用于存储过滤图像的行和用于过滤操作的任何相邻行。 从随机存取存储器检索滤波图像的替代行，以提供经过滤网络应用数据图像的隔行扫描图像。 隔行扫描图像显示在电视系统的隔行显示单元上。

公开(公告)号：US6067071A

公开(公告)日：2000-05-23

申请号：US673793

申请日：1996-06-27

申请人： Sridhar Kotha ,  Vlad Bril ,  Alexander J. Eglit ,  Robin Sungsoo Han

发明人： Sridhar Kotha ,  Vlad Bril ,  Alexander J. Eglit ,  Robin Sungsoo Han

IPC分类号： G02F1/133 ,  G06F17/50 ,  G09G3/20 ,  G09G3/36 ,  G09G5/00 ,  G09G5/18

CPC分类号： G09G5/005 ,  G09G2340/0407 ,  G09G5/006 ,  G09G5/18

摘要： A display controller in a computer system controls the output of graphics display data in a computer system having a fixed resolution flat panel display. Fixed panel displays may have problems displaying non-native resolutions particularly at lower resolutions. The controller of the present invention uses a Discrete Time Oscillator (DTO) based clock divider and DCT based polyphase interpolation to upscale graphics display data from a first resolution to the panel resolution. DTO clock divider circuit synchronizes scan clocks between the input resolution and the desired output resolution. Within graphics display area, MVA.TM. display at greater color depth and resolution may be accommodated by additional DTO divider and interpolation steps.

摘要翻译： 计算机系统中的显示控制器控制具有固定分辨率平板显示器的计算机系统中的图形显示数据的输出。 固定面板显示器可能会显示非本地分辨率，特别是在较低分辨率下。 本发明的控制器使用基于离散时间振荡器（DTO）的时钟分频器和基于DCT的多相插值来将图形显示数据从第一分辨率升高到面板分辨率。 DTO时钟分频器电路在输入分辨率和所需输出分辨率之间同步扫描时钟。 在图形显示区域内，可以通过附加的DTO分频器和插值步骤来适应更大颜色深度和分辨率的MVA TM显示。

公开(公告)号：US6118413A

公开(公告)日：2000-09-12

申请号：US136791

申请日：1998-08-19

申请人： Vlad Bril ,  Rakesh Bindlish ,  Ken Fuiks ,  Robin Sungsoo Han ,  Sridhar Kotha ,  Alexander Julian Eglit

发明人： Vlad Bril ,  Rakesh Bindlish ,  Ken Fuiks ,  Robin Sungsoo Han ,  Sridhar Kotha ,  Alexander Julian Eglit

IPC分类号： G06F3/14 ,  G09G3/20 ,  G09G5/39 ,  G09G5/395 ,  G09G5/00

CPC分类号： G06F3/1431 ,  G09G2360/04 ,  G09G3/2051 ,  G09G5/39 ,  G09G5/395

摘要： A video controller for controlling at least two video displays having independent refresh rates and pixel resolutions. In a first embodiment, two separate data paths are provided within a video controller for each video display (e.g., CRT and LCD). Taking advantage of the increased bandwidth of 64 bit wide DRAMS, data for each data path may be retrieved in separate read cycles. Each datapath may operate at its own clock frequency characteristic of refresh rate and pixel resolution. The dual data path embodiment also reduces the complexity of the software model needed to drive such dual displays. IN an alternative embodiment, a single data path may be provided within a video controller to drive data for two video displays having independent refresh rates and pixel resolutions. A data "tag" (extra bit) is attached to each word or dword passing through the data path indicating the destination (e.g., CRT or LCD) of the video data. At the output of the data path, separate FIFOs (e.g., LCD and CRT) are provided to temporarily store video data. FIFO pointers are fed back to a sequence controller to drive data read cycles from display memory. The use of tags and FIFO pointer feedback allows two video displays to be driven at different data rates, allowing for independent resolution and refresh rates in each display.

摘要翻译： 一种用于控制具有独立的刷新率和像素分辨率的至少两个视频显示器的视频控制器。 在第一实施例中，在每个视频显示器（例如CRT和LCD）的视频控制器内提供两个单独的数据路径。 利用64位宽的DRAMS的带宽增加，可以在单独的读取周期中检索每个数据路径的数据。 每个数据通路可以在其自己的时钟频率下操作刷新率和像素分辨率的特性。 双数据路径实施例还降低了驱动这种双显示器所需的软件模型的复杂性。 在替代实施例中，可以在视频控制器内提供单个数据路径来驱动具有独立刷新率和像素分辨率的两个视频显示器的数据。 附加到通过指示视频数据的目的地（例如，CRT或LCD）的数据路径的每个字或双字的数据“标签”（额外位）。 在数据路径的输出端，提供分离的FIFO（例如LCD和CRT）以临时存储视频数据。 FIFO指针被反馈到序列控制器以从显示存储器驱动数据读取周期。 使用标签和FIFO指针反馈允许以不同的数据速率驱动两个视频显示器，允许在每个显示器中独立分辨率和刷新率。

公开(公告)号：US6057888A

公开(公告)日：2000-05-02

申请号：US301443

申请日：1999-04-28

申请人： Vlad Bril

发明人： Vlad Bril

IPC分类号： G06F3/14 ,  G09G5/14 ,  H04N5/445 ,  H04N9/64 ,  H04N21/462

CPC分类号： G06F3/14 ,  H04N21/4312 ,  H04N21/4435 ,  H04N21/478 ,  H04N5/44504 ,  H04N5/44591 ,  G09G2340/125 ,  G09G5/14 ,  H04N21/4622 ,  H04N5/445 ,  H04N9/641

摘要： A television system (TV) which enables a user to view display represented by a television signal as well as to access data network applications. The TV includes an on-screen-display (OSD) controller which stores the network application data and other display entities in a memory module as separate bit maps. A single image for display on a TV display screen is generated by overlaying all the display entities (including television signal, network application data, pointer, and low resolution data) according to a predetermined priority. Display entities (other than TV signal) are stored in separate portions of the memory module as independent surfaces to enable the displays of individual display entities to be generated and modified according to the individual display entity requirements.

摘要翻译： 一种使用户能够观看由电视信号表示的显示以及访问数据网络应用的电视系统（TV）。 电视机包括屏幕显示（OSD）控制器，其将网络应用程序数据和其他显示实体存储在存储器模块中作为单独的位图。 通过根据预定的优先级覆盖所有显示实体（包括电视信号，网络应用数据，指针和低分辨率数据）来生成用于在TV显示屏幕上显示的单个图像。 显示实体（电视信号除外）作为独立表面存储在存储器模块的分开的部分中，以使得可以根据各个显示实体要求来生成和修改各个显示实体的显示。

公开(公告)号：US5670973A

公开(公告)日：1997-09-23

申请号：US743413

申请日：1996-11-01

申请人： Chester Floyd Bassetti, Jr. ,  Chin-Hsian Chang ,  Vlad Bril ,  Rakesh Kumar Bindlish

发明人： Chester Floyd Bassetti, Jr. ,  Chin-Hsian Chang ,  Vlad Bril ,  Rakesh Kumar Bindlish

IPC分类号： G02F1/133 ,  G09G3/20 ,  G09G3/36

CPC分类号： G09G3/2011 ,  G09G3/3644 ,  G09G3/3681 ,  G09G3/3685 ,  G09G3/3692 ,  G09G3/3696 ,  G09G2320/0204 ,  G09G2320/0209 ,  G09G2320/041

摘要： A method and apparatus for compensating crosstalk in liquid crystal displays is disclosed which involves applying boost voltages to the rows and columns of the display in proportion to the number of ON pixels in a row or column, the number of transition between "ON-and-OFF" or "OFF-and-ON" in each column, and the position of the pixel in a row. "Boost" voltages are applied to each row as it is being actively scanned to provide horizontal crosstalk compensation, while "boost" voltages are applied to each column during the vertical retrace interval of the display sequence to provide vertical crosstalk compensation. In a preferred embodiment, the vertical crosstalk compensation is determined during the vertical retrace interval over several flames.

摘要翻译： 公开了一种用于补偿液晶显示器中的串扰的方法和装置，其涉及将显示器的行和列的升压电压与行或列中的ON像素的数量成正比，“ON- OFF“或”OFF-ON“，以及像素在一行中的位置。 “Boost”电压被施加到每一行，因为它被主动地扫描以提供水平串扰补偿，而在显示序列的垂直回扫间隔期间，“升压”电压被施加到每列，以提供垂直串扰补偿。 在优选实施例中，在几个火焰的垂直回扫间隔期间确定垂直串扰补偿。

公开(公告)号：US5300835A

公开(公告)日：1994-04-05

申请号：US16574

申请日：1993-02-10

申请人： Mahmud Assar ,  Prakash C. Agarwal ,  Vlad Bril

发明人： Mahmud Assar ,  Prakash C. Agarwal ,  Vlad Bril

IPC分类号： H01L27/118 ,  H03K19/00 ,  H03K19/0185 ,  H03K19/0175

CPC分类号： H03K19/018521 ,  H01L27/11898 ,  H03K19/0027 ,  H03K19/018585 ,  H03K19/018592 ,  H03K2217/0018

摘要： This invention describes the design and implementation of a low power CMOS bidirectional I/O buffer that translates low voltage core logic level signals into the highest logic level signals to drive the final output stage which outputs a selectable logic level signal. The invention further translates input signals of a variety of logic levels into low voltage core logic level signals. In either case, AC and DC power consumption is minimized in a mixed power supply environment that requires voltage translation to represent the proper binary logic levels.

摘要翻译： 本发明描述了低功率CMOS双向I / O缓冲器的设计和实现，其将低电压核心逻辑电平信号转换为最高逻辑电平信号以驱动输出可选逻辑电平信号的最终输出级。 本发明还将各种逻辑电平的输入信号转换为低电压核心逻辑电平信号。 在任一情况下，在需要电压转换来表示适当的二进制逻辑电平的混合电源环境中AC和DC功耗被最小化。

公开(公告)号：US5032981A

公开(公告)日：1991-07-16

申请号：US336386

申请日：1989-04-10

申请人： Vlad Bril ,  Paul W. T. Heller ,  Keith H. Uhlin

发明人： Vlad Bril ,  Paul W. T. Heller ,  Keith H. Uhlin

IPC分类号： G06F9/42 ,  G06F12/06

CPC分类号： G06F9/4426 ,  G06F12/0623

摘要： An addressing technique for transparently managing assignment of memory storage locations in a memory having a total capacity of T bytes for a computer operating system, the operating system having a number M of bytes of storage allocated thereto in the system memory map for storage of the operating system, involves assigning a number N of bytes of memory storage locations for storage of a core portion of the operating system, the number N being less than M, assigning a number S of blocks of additional memory storage locations in the memory, each of the S blocks of memory storage having a capacity of R bytes, where N+R=M; storing the portions of the operating system in addition to the core portion in the S number of blocks of the memory storage locations; retrieving one of the blocks S of the operating system from the memory storage; and retrieving the N number of bytes of the core portion of the operating system from memory storage, and utilizing the retrieved one of the blocks S with the retrieved number N of bytes of the core portion to produce the number M of bytes of the operating system.

摘要翻译： 一种用于对计算机操作系统具有T字节的总容量的存储器中的存储器存储位置的分配进行透明地管理的寻址技术，所述操作系统具有在系统存储器映射中分配给存储操作的系统存储器映射中的M个字节的存储器 系统包括分配用于存储操作系统的核心部分的存储器存储位置的N个字节，数量N小于M，在存储器中分配附加存储器存储位置的块的数量S， 具有R字节容量的S个存储器存储块，其中N + R = M; 在所述存储器存储位置的S个块中除了所述核心部分之外存储所述操作系统的所述部分; 从所述存储器存储器检索所述操作系统的块S之一; 以及从存储器存储中检索操作系统的核心部分的N个字节，并且利用检索到的核心部分的字节数N的块S中的所检索的一个来产生操作系统的字节数M 。

公开(公告)号：US20090128452A1

公开(公告)日：2009-05-21

申请号：US12359047

申请日：2009-01-23

申请人： Vlad Bril ,  Kris Narayan

发明人： Vlad Bril ,  Kris Narayan

IPC分类号： G09G3/20

CPC分类号： H04N5/44504 ,  H04N5/64 ,  H04N21/4104 ,  H04N21/4143 ,  H04N21/42221 ,  H04N21/42676 ,  H04N21/4316 ,  H04N21/4622 ,  H04N21/4782 ,  H04N21/4786 ,  H04N21/4788 ,  H04N21/64322

摘要： A personal computer (PC) monitor system is disclosed in accordance with an embodiment of the present invention to include a display unit and a base coupled the display unit for use by a user. The base includes a control module responsive to input television (TV) signals for processing the same to generate output TV signals, the control module further responsive to input PC data for processing the same to generate output PC data, the control module fixer responsive to input network application data for processing the same to generate output network application data, the control module further responsive to pointer data and low-resolution data, wherein the control module overlays the output network application data, the pointer data, and the low-resolution data to generate a first overlaid output data. The control module transfers the first overlaid output data, the output TV signals, and the output PC data to the display unit for viewing by a user.

摘要翻译： 根据本发明的实施例公开了一种个人计算机（PC）监视器系统，以包括耦合显示单元的显示单元和基座，供用户使用。 基座包括响应于输入电视（TV）信号的控制模块，用于处理它们以产生输出TV信号，控制模块还响应于输入PC数据进行处理以产生输出PC数据，控制模块固定器响应于输入 网络应用数据，用于处理它们以产生输出网络应用数据，控制模块还响应于指针数据和低分辨率数据，其中控制模块将输出网络应用数据，指针数据和低分辨率数据覆盖到 生成第一叠加的输出数据。 控制模块将第一重叠输出数据，输出TV信号和输出PC数据传送到显示单元，以供用户观看。