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42 条记录 (耗时 0.024 秒)

    EFFICIENT LOCKING OF MEMORY PAGES
    2.
    发明申请
    EFFICIENT LOCKING OF MEMORY PAGES 有权
    高效锁定内存页

    公开(公告)号：US20130311738A1

    公开(公告)日：2013-11-21

    申请号：US13996438

    申请日：2012-03-30

    申请人： Xiaowei Jiang ,  Hongliang Gao ,  Zhen Fang ,  Srihari Makineni ,  Ravishankar Iyer

    发明人： Xiaowei Jiang ,  Hongliang Gao ,  Zhen Fang ,  Srihari Makineni ,  Ravishankar Iyer

    IPC分类号： G06F12/14

    CPC分类号： G06F12/1466 ,  G06F12/1027 ,  G06F12/126

    摘要： An apparatus is described that contains a processing core comprising a CPU core and at least one accelerator coupled to the CPU core. The CPU core comprises a pipeline having a translation look aside buffer. The CPU core comprising logic circuitry to set a lock bit in attribute data of an entry within the translation look-aside buffer entry to lock a page of memory reserved for the accelerator.

    摘要翻译： 描述了一种装置，其包含处理核心，其包括CPU核心和耦合到CPU核心的至少一个加速器。 CPU核心包括具有翻译旁边缓冲器的管线。 CPU核心包括逻辑电路，用于在转换后备缓冲器条目中的条目的属性数据中设置锁定位，以锁定为加速器保留的存储器页面。

    DIFFERENTIATING CACHE RELIABILITY TO REDUCE MINIMUM ON-DIE VOLTAGE
    4.
    发明申请
    DIFFERENTIATING CACHE RELIABILITY TO REDUCE MINIMUM ON-DIE VOLTAGE 有权
    降低缓存电容的缓存可靠性

    公开(公告)号：US20140095799A1

    公开(公告)日：2014-04-03

    申请号：US13631894

    申请日：2012-09-29

    申请人： Zhen Fang ,  Shih-Lien Lu ,  Ravishankar Iyer ,  Srihari Makineni

    发明人： Zhen Fang ,  Shih-Lien Lu ,  Ravishankar Iyer ,  Srihari Makineni

    IPC分类号： G06F12/12

    CPC分类号： G06F11/004 ,  G06F1/3225 ,  G06F1/3275 ,  G06F1/3296 ,  G11C5/14 ,  G11C5/141 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/172

    摘要： Systems and methods may provide for determining whether a memory access request is error-tolerant, and routing the memory access request to a reliable memory region if the memory access request is error-tolerant. Moreover, the memory access request may be routed to an unreliable memory region if the memory access request is error-tolerant. In one example, use of the unreliable memory region enables a reduction in the minimum operating voltage level for a die containing the reliable and unreliable memory regions.

    摘要翻译： 系统和方法可以提供确定存储器访问请求是否是容错的，以及如果存储器访问请求是容错的，则将存储器访问请求路由到可靠的存储器区域。 此外，如果存储器访问请求是容错的，则存储器访问请求可以被路由到不可靠的存储器区域。 在一个示例中，使用不可靠的存储区域使得能够降低包含可靠和不可靠的存储器区域的管芯的最小工作电压电平。

    CIRCUITRY TO SELECT, AT LEAST IN PART, AT LEAST ONE MEMORY
    5.
    发明申请
    CIRCUITRY TO SELECT, AT LEAST IN PART, AT LEAST ONE MEMORY 审中-公开
    电路选择，至少一部分，至少一个记忆

    公开(公告)号：US20120191896A1

    公开(公告)日：2012-07-26

    申请号：US13013104

    申请日：2011-01-25

    申请人： Zhen Fang ,  Li Zhao ,  Ravishankar Iyer ,  Srihari Makineni ,  Guangdeng Liao

    发明人： Zhen Fang ,  Li Zhao ,  Ravishankar Iyer ,  Srihari Makineni ,  Guangdeng Liao

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0813 ,  Y02D10/13

    摘要： An embodiment may include circuitry to select, at least in part, from a plurality of memories, at least one memory to store data. The memories may be associated with respective processor cores. The circuitry may select, at least in part, the at least one memory based at least in part upon whether the data is included in at least one page that spans multiple memory lines that is to be processed by at least one of the processor cores. If the data is included in the at least one page, the circuitry may select, at least in part, the at least one memory, such that the at least one memory is proximate to the at least one of the processor cores. Many alternatives, variations, and modifications are possible.

    摘要翻译： 一个实施例可以包括至少部分地从多个存储器中选择至少一个存储器来存储数据的电路。 存储器可以与相应的处理器核心相关联。 该电路至少部分地至少部分地选择至少一个存储器，该至少一个存储器至少部分地基于是否将数据包括在跨越由至少一个处理器核处理的多个存储器线的至少一个页面中。 如果数据被包括在至少一个页面中，则电路可以至少部分地选择至少一个存储器，使得至少一个存储器靠近处理器核心中的至少一个。 许多替代方案，变化和修改是可能的。

    Embedded Branch Prediction Unit
    6.
    发明申请
    Embedded Branch Prediction Unit 有权
    嵌入式分支预测单元

    公开(公告)号：US20140019736A1

    公开(公告)日：2014-01-16

    申请号：US13992723

    申请日：2011-12-30

    申请人： Xiaowei Jiang ,  Srihari Makineni ,  Zhen Fang ,  Dmitri Pavlov ,  Ravi Iyer

    发明人： Xiaowei Jiang ,  Srihari Makineni ,  Zhen Fang ,  Dmitri Pavlov ,  Ravi Iyer

    IPC分类号： G06F9/38

    CPC分类号： G06F9/3806 ,  G06F9/30058

    摘要： In accordance with some embodiments of the present invention, a branch prediction unit for an embedded controller may be placed in association with the instruction fetch unit instead of the decode stage. In addition, the branch prediction unit may include no branch predictor. Also, the return address stack may be associated with the instruction decode stage and is structurally separate from the branch prediction unit. In some cases, this arrangement reduces the area of the branch prediction unit, as well as power consumption.

    摘要翻译： 根据本发明的一些实施例，用于嵌入式控制器的分支预测单元可以与指令提取单元相关联而不是解码级放置。 另外，分支预测单元也可以不包括分支预测器。 此外，返回地址堆栈可以与指令解码级相关联，并且在结构上与分支预测单元分离。 在某些情况下，这种布置减少了分支预测单元的面积以及功耗。

    Embedded branch prediction unit
    7.
    发明授权
    Embedded branch prediction unit 有权
    嵌入式分支预测单元

    公开(公告)号：US09395994B2

    公开(公告)日：2016-07-19

    申请号：US13992723

    申请日：2011-12-30

    申请人： Xiaowei Jiang ,  Srihari Makineni ,  Zhen Fang ,  Dmitri Pavlov ,  Ravi Iyer

    发明人： Xiaowei Jiang ,  Srihari Makineni ,  Zhen Fang ,  Dmitri Pavlov ,  Ravi Iyer

    IPC分类号： G06F9/30 ,  G06F9/38

    CPC分类号： G06F9/3806 ,  G06F9/30058

    摘要： In accordance with some embodiments of the present invention, a branch prediction unit for an embedded controller may be placed in association with the instruction fetch unit instead of the decode stage. In addition, the branch prediction unit may include no branch predictor. Also, the return address stack may be associated with the instruction decode stage and is structurally separate from the branch prediction unit. In some cases, this arrangement reduces the area of the branch prediction unit, as well as power consumption.

    摘要翻译： 根据本发明的一些实施例，用于嵌入式控制器的分支预测单元可以与指令提取单元相关联而不是解码级放置。 另外，分支预测单元也可以不包括分支预测器。 此外，返回地址堆栈可以与指令解码级相关联，并且在结构上与分支预测单元分离。 在某些情况下，这种布置减少了分支预测单元的面积以及功耗。

    Selectively inclusive cache architecture
    9.
    发明申请
    Selectively inclusive cache architecture 有权
    选择性包容性缓存架构

    公开(公告)号：US20080040555A1

    公开(公告)日：2008-02-14

    申请号：US11503777

    申请日：2006-08-14

    申请人： Ravishankar Iyer ,  Li Zhao ,  Srihari Makineni ,  Donald Newell

    发明人： Ravishankar Iyer ,  Li Zhao ,  Srihari Makineni ,  Donald Newell

    IPC分类号： G06F13/00 ,  G06F12/00

    CPC分类号： G06F12/0811 ,  G06F12/0831

    摘要： In one embodiment, the present invention includes a method for maintaining data in a first level cache non-inclusively with data in a second level cache coupled to the first level cache. At the same time, at least a portion of directory information associated with the data in the first level cache may be maintained inclusively with a directory portion of the second level cache. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，本发明包括一种用于在与第一级高速缓存耦合的第二级高速缓存中的数据非包含地维护第一级高速缓存中的数据的方法。 同时，可以与第二级高速缓存的目录部分一起保持与第一级高速缓存中的数据相关联的目录信息的至少一部分。 描述和要求保护其他实施例。