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    COMPACT ReRAM BASED FPGA
    53.
    发明申请
    COMPACT ReRAM BASED FPGA 审中-公开
    基于ReRAM的FPGA

    公开(公告)号：WO2016144434A1

    公开(公告)日：2016-09-15

    申请号：PCT/US2016/015756

    申请日：2016-01-29

    Applicant: MICROSEMI SOC CORPORATION

    Inventor： MCCOLLUM, John, L. ,  DHAOUI, Fethi

    IPC: H03K19/177 ,  G11C13/00

    CPC classification number: H01L27/2454 ,  G11C13/003 ,  G11C13/0069 ,  G11C2213/74 ,  G11C2213/78 ,  G11C2213/79 ,  G11C2213/82 ,  H01L21/768 ,  H01L45/16 ,  H03K19/1776

    Abstract: A push-pull resistive random access memory cell circuit includes an output node, a word line, and first and second bit lines. A first resistive random access memory device is connected between the first bit line and the output node and a second resistive random access memory device is connected between the output node and the second bit line. A first programming transistor has a gate connected to the word line, a drain connected to the output node, and a source. A second programming transistor has a gate connected to the word line, a drain connected to the source of the first programming transistor, and a source. The first and second programming transistors have the same pitch, the same channel length, and the same gate dielectric thickness, the gate dielectric thickness chosen to withstand programming and erase potentials encountered during operation of the push-pull ReRAM cell circuit.

    Abstract translation: 推挽电阻随机存取存储器单元电路包括输出节点，字线以及第一和第二位线。 第一电阻随机存取存储器件连接在第一位线和输出节点之间，第二电阻随机存取存储器件连接在输出节点和第二位线之间。 第一编程晶体管具有连接到字线的栅极，连接到输出节点的漏极和源极。 第二编程晶体管具有连接到字线的栅极，连接到第一编程晶体管的源极的漏极和源极。 第一和第二编程晶体管具有相同的间距，相同的沟道长度和相同的栅介质厚度，选择栅极电介质厚度以承受在推挽式ReRAM单元电路的操作期间遇到的编程和擦除电位。

    SELECTOR RELAXATION TIME REDUCTION
    54.
    发明申请
    SELECTOR RELAXATION TIME REDUCTION 审中-公开
    选择器放松时间减少

    公开(公告)号：WO2016122472A1

    公开(公告)日：2016-08-04

    申请号：PCT/US2015/013214

    申请日：2015-01-28

    Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

    Inventor： YANG, Jianhua ,  GE, Ning ,  STRACHAN, John, Paul ,  GIBSON, Gary ,  JACKSON, Warren

    IPC: G11C8/10 ,  G11C16/06

    CPC classification number: G11C13/0069 ,  G11C13/0023 ,  G11C13/003 ,  G11C13/004 ,  G11C2213/73 ,  G11C2213/74 ,  G11C2213/76

    Abstract: In one example, a volatile selector is switched from a low conduction state to a first high conduction state with a first voltage level and then the first voltage level is removed to activate a relaxation time for the volatile selector. The relaxation time is defined as the time the first volatile selector transitions from the high conduction state back to the low conduction state. The volatile selector is switched with a second voltage level of opposite polarity to the first voltage level to significantly reduce the relaxation time of the volatile selector.

    Abstract translation: 在一个示例中，将易失性选择器从低导通状态切换到具有第一电压电平的第一高导通状态，然后去除第一电压电平以激活易失性选择器的松弛时间。 弛豫时间定义为第一易失性选择器从高导通状态转换回低导通状态的时间。 易失性选择器以与第一电压电平相反极性的第二电压电平切换，以显着减少易失性选择器的松弛时间。

    RESISTIVE DEVICES AND METHODS OF OPERATION THEREOF
    56.
    发明申请
    RESISTIVE DEVICES AND METHODS OF OPERATION THEREOF 审中-公开
    电阻器件及其操作方法

    公开(公告)号：WO2014043137A1

    公开(公告)日：2014-03-20

    申请号：PCT/US2013/059083

    申请日：2013-09-10

    Applicant: ADESTO TECHNOLOGIES CORPORATION

    Inventor： KOUSHAN, Foroozan Sarah ,  VAN BUSKIRK, Michael A.

    IPC: G11C11/24

    CPC classification number: G11C13/0011 ,  G11C11/24 ,  G11C13/0023 ,  G11C13/003 ,  G11C13/0061 ,  G11C13/0069 ,  G11C2013/0071 ,  G11C2013/0073 ,  G11C2213/74 ,  G11C2213/79

    Abstract: A method of operating a memory cell can include applying a select pulse at a gate of a select transistor having a first node and a second node, the first node coupled to the first access terminal of the access device, wherein the second node is coupled to a bit line potential node; charging a capacitor having a first plate and a second plate, the first plate coupled to the first node of the select transistor and to the first access terminal of the access device during the select pulse; activating the access device after charging the capacitor; deactivating the select transistor after activating the access device; and discharging the charged capacitor through the resistive switching device.

    Abstract translation: 操作存储器单元的方法可以包括在具有第一节点和第二节点的选择晶体管的栅极处施加选择脉冲，第一节点耦合到接入设备的第一接入终端，其中第二节点耦合到 位线势点; 对具有第一板和第二板的电容器充电，所述第一板耦合到选择晶体管的第一节点并且在选择脉冲期间耦合到接入装置的第一接入终端; 在对电容器充电后激活接入设备; 激活接入设备后去激活选择晶体管; 并通过电阻式开关装置对充电的电容器进行放电。

    半導体記憶装置
    58.
    发明申请
    半導体記憶装置 审中-公开
    半导体存储设备

    公开(公告)号：WO2012081453A1

    公开(公告)日：2012-06-21

    申请号：PCT/JP2011/078215

    申请日：2011-12-06

    Applicant: 日本電気株式会社 ,  崎村 昇 ,  根橋 竜介 ,  杉林 直彦

    Inventor： 崎村　昇 ,  根橋　竜介 ,  杉林　直彦

    IPC: G11C11/15 ,  H01L21/8246 ,  H01L27/105 ,  H01L43/08

    CPC classification number: H01L27/228 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675 ,  G11C2213/74 ,  G11C2213/79 ,  H01L43/12

    Abstract: 　本発明によるメモリセル１００における磁気抵抗素子１０は、長手方向が列方向（Ｘ方向）と異なる方向である導電層３の両端に接続された第１下部端子ｎ１と第２下部端子ｎ２を有する。又、複数のメモリセル１００において行方向（Ｙ方向）に隣接する少なくとも２つのメモリセル１００のそれぞれの第１トランジスタＭ１のゲートは、共通の第１ワード線１４に接続される。これにより、セル面積を増加させることなくＭＲＡＭにおけるセル構造の寸法的、プロセス的なマージンを確保することが可能となる。

    Abstract translation: 本发明的每个存储单元（100）中的磁阻元件（10）具有连接到导电层（3）的两端的第一下端子（n1）和第二下端子（n2） ，其长度方向不同于列方向（X方向）。 此外，多个存储单元（100）中的沿行方向（Y方向）彼此相邻的至少两个存储单元（100）的每个第一晶体管（M1）的栅极连接到公共第一字 线（14）。 因此，可以在不增加单元面积的情况下确保MRAM中的单元结构的维度和处理余量。

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