公开(公告)号：WO2019085577A1

公开(公告)日：2019-05-09

申请号：PCT/CN2018/099611

申请日：2018-08-09

Applicant: 格力电器(武汉)有限公司 ,  珠海格力电器股份有限公司

Inventor： 史波

IPC: H01L29/739 ,  H01L29/423 ,  H01L21/331

CPC classification number: H01L29/42312 ,  H01L29/66348 ,  H01L29/7393

Abstract: 本发明提供了一种绝缘栅双极型晶体管器件及其制作方法、电力电子设备，以改善绝缘栅双极型晶体管器件的综合性能，提高其的适用性。绝缘栅双极型晶体管器件包括栅极结构，所述栅极结构包括多个平面栅单元和多个沟槽栅单元，其中：所述多个平面栅单元位于同一层面，所述多个沟槽栅单元位于所述多个平面栅单元的一侧，且与所述多个平面栅单元所在的层面相交，每个所述平面栅单元与至少两个相邻的所述沟槽栅单元连接。

公开(公告)号：WO2015147838A1

公开(公告)日：2015-10-01

申请号：PCT/US2014/032059

申请日：2014-03-27

Applicant: INTEL CORPORATION

Inventor： AVCI, Uygar E. ,  KOTLYAR, Roza ,  YOUNG, Ian A.

IPC: H01L29/88 ,  H01L29/78 ,  H01L21/18

CPC classification number: H01L29/66977 ,  G06F3/041 ,  H01L21/18 ,  H01L23/66 ,  H01L29/165 ,  H01L29/205 ,  H01L29/42312 ,  H01L29/66356 ,  H01L29/66742 ,  H01L29/7391 ,  H01L29/78 ,  H01L29/78618 ,  H01L29/78681 ,  H01L29/78696 ,  H01L29/88 ,  H01L2223/6677

Abstract: Described is a tunneling field effect transistor (TFET), comprising: a drain region having a first conductivity type; a source region having a second conductivity type opposite of the first conductivity type; a gate region to cause formation of a channel region between the source and drain regions; and a pocket disposed near a junction of the source region, wherein the pocket region formed from a material having lower percentage of one type of atom than percentage of the one type of atom in the source, channel, and drain regions.

Abstract translation: 描述了隧道场效应晶体管（TFET），其包括：具有第一导电类型的漏极区; 源区域，具有与第一导电类型相反的第二导电类型; 栅极区域，用于在源区和漏区之间形成沟道区; 以及设置在所述源极区域的接合点附近的口袋，其中所述口袋区域由具有比所述源极，沟道和漏极区域中的一种类型的原子的百分比低的一种类型的原子的比例低的材料形成。

公开(公告)号：WO2007120296A2

公开(公告)日：2007-10-25

申请号：PCT/US2006/061312

申请日：2006-11-29

Applicant: FREESCALE SEMICONDUCTOR INC. ,  MATHEW, Leo ,  KHAZHINSKY, Michael G.

Inventor： MATHEW, Leo ,  KHAZHINSKY, Michael G.

IPC: H01L21/8234

CPC classification number: H01L27/0811 ,  H01L29/0657 ,  H01L29/42312 ,  H01L29/7391 ,  H01L29/785

Abstract: An electronic device (10) can include a gated diode, wherein the gated diode includes a junction diode structure including a junction. A first conductive member (101) spaced apart from and adjacent to the junction can be connected to a first signal line. A second conductive member (102), spaced apart from and adjacent to the junction, can be both electrically connected to a second signal line and electrically insulated (32, 22) from the first conductive member. The junction diode structure can include a p-n or a p-i-n junction. A process for forming the electronic device is also described.

Abstract translation: 电子设备（10）可以包括门控二极管，其中门控二极管包括包括结的结二极管结构。 与结点隔开并相邻的第一导电构件（101）可以连接到第一信号线。 与结点间隔开并与其相邻的第二导电构件（102）可以电连接到第二信号线并与第一导电构件电绝缘（32,22）。 结二极管结构可以包括p-n或p-i-n结。 还描述了用于形成电子设备的过程。

公开(公告)号：WO2003083928A2

公开(公告)日：2003-10-09

申请号：PCT/US2003/007572

申请日：2003-03-13

Applicant: HEWLETT-PACKARD COMPANY

Inventor： CHEN, Yong ,  WILLIMAS, R Stanley,

IPC: H01L21/335

CPC classification number: H01L21/3081 ,  B82Y10/00 ,  G11C2213/81 ,  H01L21/3083 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/42312 ,  H01L29/66439 ,  Y10S438/945 ,  Y10S438/962 ,  Y10S977/888

Abstract: A method for forming first and second linear structure of a first composition that meet at right angles, there being a gap at the point at which the structures meet. The linear structures are constructed on an etchable crystalline layer having the first composition. First and second self-aligned nanowires of a second composition are grown on this layer and used as masks for etching the layer. The self-aligned nanowires are constructed from a material that has as asymmetric lattice mismatch with respect to the crystalline layer. The gap is sufficiently small to allow one of the structures to act as the gate of a transistor and the other to form the source and drain of the transistor. The gap can be filled with electrically switchable materials thereby converting the transistor to a memory cell.

Abstract translation: 一种用于形成第一组合物的第一和第二线性结构的方法，所述第一和第二线性结构垂直相交，在所述结构相交点处存在间隙。 线性结构构造在具有第一组成的可蚀刻晶体层上。 在该层上生长第二组合物的第一和第二自对准纳米线，并用作蚀刻该层的掩模。 自对准纳米线由相对于晶体层具有不对称晶格失配的材料构成。 该间隙足够小以允许一个结构用作晶体管的栅极，而另一个则形成晶体管的源极和漏极。 间隙可以用电可切换材料填充，从而将晶体管转换成存储单元。

公开(公告)号：WO2017011036A1

公开(公告)日：2017-01-19

申请号：PCT/US2016/021683

申请日：2016-03-10

Applicant: UNITED SILICON CARBIDE, INC.

Inventor： BHALLA, Anup ,  FURSIN, Leonid

IPC: H01L29/78 ,  H01L29/12

CPC classification number: H01L29/1608 ,  H01L27/0629 ,  H01L29/1095 ,  H01L29/1602 ,  H01L29/2003 ,  H01L29/407 ,  H01L29/42312 ,  H01L29/42364 ,  H01L29/4916 ,  H01L29/51 ,  H01L29/7803 ,  H01L29/7813 ,  H01L29/7828 ,  H01L29/861

Abstract: A monolithically integrated MOS channel in gate-source shorted mode is used as a diode for the third quadrant conduction path for a power MOSFET. The MOS diode and MOSFET can be constructed in a variety of configurations including split-cell and trench. The devices may be formed of silicon carbide, gallium nitride, aluminum nitride, aluminum gallium nitride, diamond, or similar semiconductor. Low storage capacitance and low knee voltage for the MOS diode can be achieved by a variety of means. The MOS diode may be implemented with channel mobility enhancement materials, and/or have a very thin/high permittivity gate dielectric. The MOSFET gate conductor and MOS diode gate conductor may be made of polysilicon doped with opposite dopant types. The surface of the MOS diode dielectric may be implanted with cesium.

Abstract translation: 栅极源短路模式中的单片集成MOS沟道用作功率MOSFET的第三象限传导路径的二极管。 MOS二极管和MOSFET可以构造成各种配置，包括分裂电池和沟槽。 器件可以由碳化硅，氮化镓，氮化铝，氮化铝镓，金刚石或类似的半导体形成。 MOS二极管的低存储电容和低拐点电压可以通过各种手段实现。 MOS二极管可以用沟道迁移率增强材料来实现，和/或具有非常薄/高介电常数的栅极电介质。 MOSFET栅极导体和MOS二极管栅极导体可以由掺杂有相反掺杂剂类型的多晶硅制成。 MOS二极管电介质的表面可以用铯注入。

公开(公告)号：WO2015122974A1

公开(公告)日：2015-08-20

申请号：PCT/US2015/010667

申请日：2015-01-08

Applicant: QUALCOMM INCORPORATED

Inventor： SONG, Stanley Seungchul ,  WANG, Zhongze ,  KWON, Ohsang ,  RIM, Kern ,  ZHU, John Jianhong ,  CHEN, Xiangdong ,  VANG, Foua ,  STEPHANY, Raymond George ,  YEAP, Choh Fei

IPC: H01L21/768 ,  H01L23/485 ,  H01L23/522

CPC classification number: H01L23/5283 ,  H01L21/76831 ,  H01L21/76877 ,  H01L21/76895 ,  H01L21/76897 ,  H01L23/485 ,  H01L23/5226 ,  H01L27/088 ,  H01L29/41775 ,  H01L29/42312 ,  H01L2027/11866 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A semiconductor device includes a gate (210) and a first active contact (220) adjacent to the gate. Such a device further includes a first stacked contact (1310) electrically coupled to the first active contact, including a first isolation layer (1200) on sidewalls electrically isolating the first stacked contact from the gate. The device also includes a first via (2000) electrically coupled to the gate and landing on the first stacked contact. The first via electrically couples the first stacked contact and the first active contact to the gate to ground the gate.

Abstract translation: 半导体器件包括与栅极相邻的栅极（210）和第一有源触点（220）。 这种器件还包括电耦合到第一有源触点的第一层叠触点（1310），包括在第一层叠触点与栅极电隔离的侧壁上的第一隔离层（1200）。 该装置还包括电耦合到门并在第一堆叠触点上着陆的第一通孔（2000）。 第一通孔将第一堆叠触点和第一有源触点电耦合到栅极以将栅极接地。

公开(公告)号：WO2013014547A1

公开(公告)日：2013-01-31

申请号：PCT/IB2012/053088

申请日：2012-06-19

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  MOSELUND, Kirsten Emilie ,  STANLEY-MARBELL, Phillip ,  DOERING, Andreas Christian ,  BJOERK, Mikael T.

Inventor： MOSELUND, Kirsten Emilie ,  STANLEY-MARBELL, Phillip ,  DOERING, Andreas Christian ,  BJOERK, Mikael T.

IPC: H01L29/739 ,  H01L29/423

CPC classification number: H01L29/7391 ,  H01L29/42312

Abstract: The present invention relates to a tunnel field-effect transistor (1) comprising: at least a source region (2) comprising a corresponding source semiconductor material; at least a drain region (3) comprising a corresponding drain semiconductor material, and at least a channel region (4) comprising a corresponding channel semiconductor material, which is arranged between the source region (2) and the drain region(3), the tunnel field-effect transistor (1)further comprising: at least a source-channel gate electrode (5) provided on at least an interface (5') between the source region (2) and the channel region (4); at least an insulator (5") corresponding to the source-channel gate electrode (5) that is provided between the source-channel gate electrode (5) and at least the interface (5') between the source region (2) and the channel region (4), at least a drain-channel gate electrode (6) provided on at least an interface(6') between the drain region (3) and the channel region(4), and at least an insulator(6") corresponding to the drain-channel gate electrode (6) that is provided between the drain-channel gate electrode (6) and at least the interface (6) between the drain region (3) and the channel region(4).

Abstract translation: 隧道场效应晶体管技术领域本发明涉及一种隧道场效应晶体管（1），包括：至少源极区（2），其包括相应的源半导体材料; 至少包括相应的漏极半导体材料的漏极区域（3），以及至少包括布置在源极区域（2）和漏极区域（3）之间的相应沟道半导体材料的沟道区域（4）， 隧道场效应晶体管（1）还包括：至少设置在源区（2）和沟道区（4）之间的至少界面（5'）上的源沟道栅电极（5）; 至少一个与源极沟道栅电极（5）相对应的绝缘体（5“），该绝缘体设置在源极栅电极（5）和至少源极区（2）和 沟道区域（4），至少设置在漏极区域（3）和沟道区域（4）之间的界面（6'）上的漏极 - 沟道栅电极（6），以及至少一个绝缘体（6“ ）设置在漏极沟道栅电极（6）与至少漏极区（3）与沟道区（4）之间的界面（6）之间的漏极沟道栅电极（6）。

公开(公告)号：WO1982001788A1

公开(公告)日：1982-05-27

申请号：PCT/JP1981000354

申请日：1981-11-21

Applicant: ZAIDAN HOZIN HANDOTAI KENKYU SHINKOKAI ,  TOYO DENKI SEIZO KK ,  NISHIKZAWA JUNICHI ,  OHMI TADAHIRO ,  OHTSUBO YOSHINOBU

Inventor： ZAIDAN HOZIN HANDOTAI KENKYU SHINKOKAI ,  TOYO DENKI SEIZO KK

IPC: H01L29/74

CPC classification number: H01L29/1066 ,  H01L29/0834 ,  H01L29/1025 ,  H01L29/36 ,  H01L29/42312 ,  H01L29/7392 ,  H01L29/74

Abstract: Dans un thyristol d'induction statique une region de porte a maille est formee sur la surface frontale d'une cathode, et une region de haute resistance ayant une densite d'impurete effective de 10-11 cm-3 a 5.1014 cm-3 est interposee entre la region de porte a maille et la region cathodique de telle sorte que le gain de tension determine par la longueur de la porte, l'intervalle de la porte et la distance entre la porte et l'anode est superieure a 10 avec une petite chute de tension directe, une capacite de commutation a haute vitesse et une tension de resistance elevee.

公开(公告)号：WO2014203551A1

公开(公告)日：2014-12-24

申请号：PCT/JP2014/051843

申请日：2014-01-28

Applicant: 独立行政法人産業技術総合研究所

Inventor： 佐藤　信太郎 ,  山田　綾香 ,  八木　克典 ,  高橋　慎

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/66 ,  H01L29/786 ,  H01L51/05 ,  H01L51/30 ,  H01L51/40

CPC classification number: H01L51/0562 ,  H01L29/1606 ,  H01L29/42312 ,  H01L29/42364 ,  H01L29/66045 ,  H01L29/778 ,  H01L29/78603 ,  H01L29/78684 ,  H01L29/78696 ,  H01L29/808 ,  H01L29/8086 ,  H01L51/0002 ,  H01L51/0032 ,  H01L51/004 ,  H01L51/0045 ,  H01L51/0094 ,  H01L2251/10

Abstract: 　ナノカーボン材料（３）と、ナノカーボン材料（３）と電気的に接続された一対の電極（４，５）とを含み、ナノカーボン材料（３）下に形成された、ドーピング機能を有する少なくとも１種の分子材料からなる下層（２）と、ナノカーボン材料（３）上に形成された、互いに逆極性のドーピング機能を有する少なくとも２種の分子材料からなる上層（６）とを含み、ナノカーボン材料（３）は、下層（２）及び上層（３）により、一対の電極（４，５）間の領域において、ＮＰＮ構造、ＰＮＰ構造、Ｎ ＋ Ｐ － Ｐ ＋ 構造、及びＰ ＋ Ｎ － Ｎ ＋ 構造から選ばれた１種を構成する。この構成により、比較的簡便な構造で分子材料によりバンドギャップを形成したナノカーボン材料をチャネルとして用いた信頼性の高い電子装置が実現する。

Abstract translation: 该电子装置包含与所述纳米碳材料（3）电连接的纳米碳材料（3）和一对电极（4,5）。 所述电子设备还包含底层（2）和顶层（6）。 底层（2）形成在纳米碳材料（3）的下面，并且包含至少一种表现出掺杂特性的分子材料，顶层（6）形成在纳米碳材料（3）的顶部上， 包括表现出相反导电类型的掺杂性质的至少两种分子材料。 在一对电极（4,5）之间的区域中，作为底层（2）和顶层（6）的结果，纳米碳材料（3）形成NPN结构，PNP结构， N + P-P +结构，或P + N-N +结构。 该设计产生了具有比较简单的结构的高可靠性电子器件，具有由分子材料形成的带隙，并且使用纳米碳材料作为通道。

公开(公告)号：WO2014079218A1

公开(公告)日：2014-05-30

申请号：PCT/CN2013/079011

申请日：2013-07-08

Applicant: 北京大学

Inventor： 黄如 ,  黄芊芊 ,  邱颖鑫 ,  詹瞻 ,  王阳元

IPC: H01L29/78 ,  H01L29/423

CPC classification number: H01L29/78 ,  H01L29/0847 ,  H01L29/42312 ,  H01L29/42364 ,  H01L29/66356 ,  H01L29/66477 ,  H01L29/7391

Abstract: 一种条形栅调制型隧穿场效应晶体管（TFET）及其制备方法，属于CMOS超大集成电路中的场效应晶体管逻辑器件与电路领域。隧穿场效应晶体管包括一个控制栅（3），一个栅介质层（2），一个半导体衬底（1），一个高掺杂源区（6）和一个高掺杂漏区（5），高掺杂源区（6）和漏区（5）分别位于控制栅（3）的两侧，控制栅（3）为栅长大于栅宽的条形结构，控制栅（3）的一侧与高掺杂漏区（5）连接，控制栅（3）的另一侧向高掺杂源区（6）横向延伸，位于控制栅（3）下的区域为沟道区，控制栅（3）的栅宽小于2倍的源耗尽层宽度。采用条形栅结构调制了源端隧穿结，实现了等效于源结具有陡直掺杂浓度梯度的效果，提高了TFET器件的性能且制备方法简单。