公开(公告)号：WO2018063333A1

公开(公告)日：2018-04-05

申请号：PCT/US2016/054806

申请日：2016-09-30

申请人： INTEL CORPORATION

发明人： GLASS, Glenn A. ,  MURTHY, Anand S. ,  YOUNG, Ian A. ,  AVCI, Uygar E.

IPC分类号： H01L29/78 ,  H01L21/768 ,  H01L29/73 ,  H01L21/8238 ,  H01L29/423

CPC分类号： H01L29/7391 ,  H01L21/823418 ,  H01L21/823481 ,  H01L29/0673 ,  H01L29/0834 ,  H01L29/165 ,  H01L29/205 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/423 ,  H01L29/66356 ,  H01L29/66439 ,  H01L29/66469 ,  H01L29/73 ,  H01L29/775 ,  H01L29/78 ,  H01L29/785

摘要： Techniques are disclosed for forming tunneling transistors including source and drain (S/D) regions processed through contact trenches. The techniques allow for final S/D material formation to be delayed in the process flow, thereby helping to prevent dopant diffusion from that S/D material into the channel region. In addition, in some cases, material bandgap engineering may be used to enhance the ability of tunneling transistor devices, such as tunnel field-effect transistors (TFETs) and Fermi filter FETs (FFFETs), to resist off-state leakage currents from source to drain (through the channel) and from source to ground/substrate. Such material bandgap engineering can incorporate a material-based band offset component by using different material in the S/D regions to control off-state leakage, to expand upon the limited energy band offset achievable using single-composition material configurations. Increasing the band offset can increase the barrier that carriers must overcome to reach the channel region, thereby reducing off-state leakage.

摘要翻译： 公开了用于形成包括通过接触沟槽处理的源极和漏极（S / D）区域的隧穿晶体管的技术。 这些技术允许在工艺流程中延迟最终的S / D材料形成，从而有助于防止掺杂剂从该S / D材料扩散到沟道区域中。 另外，在一些情况下，可以使用材料带隙工程来增强诸如隧道场效应晶体管（TFET）和费米滤波器FET（FFFET）之类的隧道晶体管器件的能力以抵抗来自源的截止状态漏电流到 漏极（通过通道）和从源极到地/基板。 这种材料带隙工程可以通过使用S / D区域中的不同材料来控制截止状态泄漏，从而在使用单组分材料构造可实现的有限能带偏移时扩展基于材料的带偏移分量。 增加频带偏移可以增加载波必须克服的到达信道区域的屏障，从而减少关闭状态泄漏。

公开(公告)号：WO2017078676A1

公开(公告)日：2017-05-11

申请号：PCT/US2015/058665

申请日：2015-11-02

申请人： INTEL IP CORPORATION

发明人： RUSS, Christian Cornelius ,  SCHWIEGERSHAUSEN, Markus ,  SHRIVASTAVA, Mayank

IPC分类号： H01L29/78 ,  H01L21/762

CPC分类号： H01L29/7436 ,  H01L27/0262 ,  H01L29/0649 ,  H01L29/7391 ,  H01L29/785

摘要： Described is an apparatus which comprises a first shallow trench isolation (STI) region; a first gated FinFET device including a source region of a first conductivity type; and a second gated FinFET device including a drain region of a second conductivity type, wherein the source region of the first gated FinFET device is adjacent to the drain region of the second gated FinFET device such that the source region of the first gated FinFET device is separated by the drain region of the second gated FinFET device via the first STI region.

摘要翻译： 描述了一种包括第一浅沟槽隔离（STI）区域的设备; 第一门控FinFET器件，其包括第一导电类型的源极区域; 以及包括第二导电类型的漏极区的第二门控FinFET器件，其中第一门控FinFET器件的源极区域与第二门控FinFET器件的漏极区域相邻，使得第一门控FinFET器件的源极区域是 通过第一STI区域被第二门控FinFET器件的漏极区域隔开。

公开(公告)号：WO2016207127A1

公开(公告)日：2016-12-29

申请号：PCT/EP2016/064241

申请日：2016-06-21

申请人： WERNERSSON, Lars-Erik ,  BERG, Martin ,  PERSSON, Karl-Magnus ,  SVENSSON, Johannes ,  LIND, Erik

发明人： WERNERSSON, Lars-Erik ,  BERG, Martin ,  PERSSON, Karl-Magnus ,  SVENSSON, Johannes ,  LIND, Erik

IPC分类号： H01L29/775 ,  H01L29/06 ,  H01L29/739 ,  H01L29/40 ,  H01L29/66 ,  H01L29/423 ,  B82Y10/00 ,  B82Y40/00

CPC分类号： H01L29/775 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/0676 ,  H01L29/068 ,  H01L29/401 ,  H01L29/42376 ,  H01L29/66469 ,  H01L29/7391

摘要： A method for fabrication of vertical nanowire MOSFETs is considered using a gate-last process. The top ohmic electrode is first fabricated and may be used as a mask to form a gate recess using etching techniques. The gate is thereafter formed allowing a large degree in access resistance reduction.

摘要翻译： 考虑使用最后一个工艺制造垂直纳米线MOSFET的方法。 首先制造顶部欧姆电极，并且可以将其用作掩模，以使用蚀刻技术形成栅极凹槽。 此后形成的闸门允许大大降低通路阻力。

公开(公告)号：WO2016186947A1

公开(公告)日：2016-11-24

申请号：PCT/US2016/032032

申请日：2016-05-12

申请人： QUALCOMM INCORPORATED

发明人： LI, Xia ,  YANG, Bin

IPC分类号： H01L29/66 ,  H01L29/739

CPC分类号： H01L27/0928 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/823814 ,  H01L21/823885 ,  H01L21/823892 ,  H01L27/088 ,  H01L27/092 ,  H01L29/66356 ,  H01L29/66977 ,  H01L29/7391

摘要： A vertically integrated transistor device increases the effective active area of the device to improve the performance characteristics of the device. The transistor device may include a plurality of gate elements, a plurality of source-drain elements extending parallel to the plurality of gate elements and horizontally spaced therefrom; and a plurality of fin elements extending parallel to the plurality of gate elements and vertically spaced therefrom, wherein each of the plurality of fin elements is horizontally spaced a first distance from each of the other ones of the plurality of fin elements.

摘要翻译： 垂直集成的晶体管器件增加了器件的有效有效面积，以提高器件的性能特性。 晶体管器件可以包括多个栅极元件，多个源极 - 漏极元件，其平行于多个栅极元件延伸并与之水平间隔开; 以及与所述多个栅极元件平行延伸并且与其垂直间隔开的多个翅片元件，其中所述多个翅片元件中的每一个与所述多个翅片元件中的每一个中的每一个水平间隔开第一距离。

公开(公告)号：WO2016007135A1

公开(公告)日：2016-01-14

申请号：PCT/US2014/045695

申请日：2014-07-08

申请人： INTEL CORPORATION ,  MORRIS, Daniel H. ,  AVCI, Uygar E. ,  RIOS, Rafael ,  YOUNG, Ian A.

发明人： MORRIS, Daniel H. ,  AVCI, Uygar E. ,  RIOS, Rafael ,  YOUNG, Ian A.

IPC分类号： H01L27/108 ,  H01L21/8242

CPC分类号： G11C11/38 ,  G11C11/404 ,  G11C11/412 ,  H01L27/102 ,  H01L27/1021 ,  H01L27/1052 ,  H01L29/7391 ,  H01L29/885

摘要： Described is a memory bit-cell comprising: a storage node; an access transistor coupled to the storage node; a capacitor having a first terminal coupled to the storage node; and one or more negative differential resistance devices coupled to the storage node such that the memory bit-cell is without one of a ground line or a supply line or both.

摘要翻译： 描述了一种存储位单元，包括：存储节点; 耦合到存储节点的存取晶体管; 电容器，其具有耦合到所述存储节点的第一端子; 以及耦合到存储节点的一个或多个负差分电阻器件，使得存储位单元不具有接地线或供电线之一或两者。

公开(公告)号：WO2015147832A1

公开(公告)日：2015-10-01

申请号：PCT/US2014/032019

申请日：2014-03-27

申请人： INTEL CORPORATION

发明人： MORRIS, Daniel H. ,  AVCI, Uygar E. ,  RIOS, Rafael ,  YOUNG, Ian A.

IPC分类号： H01L29/88 ,  H01L29/78 ,  H01L21/336

CPC分类号： H03K17/693 ,  G11C5/066 ,  H01L27/092 ,  H01L29/7391 ,  H01L29/775 ,  H03K19/094 ,  H03K19/0948

摘要： Multiplexor circuits with Tunneling field effect transistors (TFET) devices are described. For example, a multiplexor circuit includes a first set of tunneling field effect transistor (TFET) devices that are coupled to each other. The first set of TFET devices receive a first data input signal, a first select signal, and a second select signal. A second set of TFET devices are coupled to each other and receive a second data input signal, the first select signal, and the second select signal. An output terminal is coupled to the first and second set of TFETs. The output terminal generates an output signal of the multiplexor circuit.

摘要翻译： 描述了具有隧道场效应晶体管（TFET）器件的多路复用器电路。 例如，多路复用器电路包括彼此耦合的第一组隧道场效应晶体管（TFET）器件。 第一组TFET器件接收第一数据输入信号，第一选择信号和第二选择信号。 第二组TFET器件彼此耦合并且接收第二数据输入信号，第一选择信号和第二选择信号。 输出端子耦合到第一和第二组TFET。 输出端产生多路复用器电路的输出信号。

公开(公告)号：WO2015068203A1

公开(公告)日：2015-05-14

申请号：PCT/JP2013/079895

申请日：2013-11-05

申请人： トヨタ自動車株式会社 ,  堀内 佑樹 ,  亀山 悟

发明人： 堀内　佑樹 ,  亀山　悟

IPC分类号： H01L27/04 ,  H01L29/739 ,  H01L29/78

CPC分类号： H01L27/105 ,  H01L29/0696 ,  H01L29/0821 ,  H01L29/0834 ,  H01L29/0839 ,  H01L29/407 ,  H01L29/7391 ,  H01L29/7397 ,  H01L29/78 ,  H01L29/8613

摘要： 　ＩＧＢＴ領域とダイオード領域が同一の半導体基板に形成された半導体装置において、損失をより低減する技術を提供する。この半導体装置は、少なくとも１つのＩＧＢＴ領域と少なくとも１つのダイオード領域が形成された半導体基板を備える。半導体基板を平面視したときに、ＩＧＢＴ領域とダイオード領域は所定の方向に互いに隣接している。半導体基板を平面視したときに、コレクタ領域とカソード領域とが隣接する第１境界面が、半導体基板の表面側においてＩＧＢＴ領域とダイオード領域とが隣接する第２境界面に対して、カソード領域からコレクタ領域に向かう方向又はコレクタ領域からカソード領域に向かう方向のいずれかにずれている。

摘要翻译： 提供了在同一半导体基板上形成IGBT区域和二极管区域的半导体装置的损耗进一步降低的技术。 该半导体器件设置有半导体衬底，其中形成至少一个IGBT区域和至少一个二极管区域。 在半导体衬底的平面图中，IGBT区域和二极管区域在预定方向上彼此相邻。 在半导体衬底的平面图中，集电极区域和阴极区域彼此相邻的第一边界面在从阴极区域朝向集电极区域或从集电极区域朝向阴极的方向上偏移 相对于半导体基板的正面侧的IGBT区域和二极管区域彼此相邻的第二边界面的区域。

公开(公告)号：WO2015046791A1

公开(公告)日：2015-04-02

申请号：PCT/KR2014/008566

申请日：2014-09-15

申请人： 주식회사 실리콘웍스

发明人： 김덕수

IPC分类号： H01L29/08

CPC分类号： H01L29/08 ,  H01L29/083 ,  H01L29/66128 ,  H01L29/66356 ,  H01L29/7391 ,  H01L29/8611

摘要： 본 발명은 반도체 정류 디바이스와 그 제조 방법을 개시한다. 본 발명의 반도체 정류 디바이스는 낮은 순방향 전압, 낮은 누설 전류 및 빠른 리버스 리커버리 특성을 가지며, 채널을 형성하는 개선된 공정에 의하여 제조 공정을 단순화할 수 있고 수율을 향상할 수 있다. 그리고, 본 발명의 반도체 정류 디바이스는 채널을 형성하는 것을 정확히 제어할 수 있다.

摘要翻译： 公开了半导体整流装置及其制造方法。 根据本发明的半导体整流装置具有低正向电压，低漏电流和反向恢复特性，并且可以通过改进形成沟道的过程并提高产量来简化制造过程。 此外，根据本发明的半导体整流装置可以精确地控制以形成通道。

公开(公告)号：WO2015001399A1

公开(公告)日：2015-01-08

申请号：PCT/IB2013/056828

申请日：2013-08-23

申请人： UNIVERSITY OF CALCUTTA

发明人： MALLIK, Abhijit

IPC分类号： H01L29/08

CPC分类号： H01L29/66977 ,  H01L29/0657 ,  H01L29/0843 ,  H01L29/1025 ,  H01L29/66356 ,  H01L29/66742 ,  H01L29/7391 ,  H01L29/78618 ,  H01L29/78696

摘要： Technologies are generally described herein generally relate to tunnel field-effect transistor (TFETs) structures with a gate-on-germanium source (GoGeS) on bulk silicon substrate for sub 0.5V (V DD ) operations. In some examples, the GoGeS structure may include an increase in tunneling area and, thereby, a corresponding increases in the ON-state current I ON . In order to achieve supersteep sub-threshold swing, both the lateral tunneling due to gate electric-field and the non-uniform tunneling at the gate-edge due to field-induced barrier lowering (FIBL) may be suppressed through selection of component dimension in the device structure. Example devices may be fabricated using CMOS fabrication technologies with the addition of selective etching in the process flow.

摘要翻译： 本文通常描述的技术通常涉及在体积硅衬底上具有用于次级0.5V（VDD）操作的栅极锗源（GoGeS）的隧道场效应晶体管（TFET）结构。 在一些示例中，GoGeS结构可以包括隧道面积的增加，从而导致ON状态电流ION的相应增加。 为了实现超级子阈值摆幅，可以通过选择栅极电场的横向隧穿和由场诱发的屏障降低（FIBL）在栅极边缘处的非均匀隧道效应来抑制 设备结构。 可以使用CMOS制造技术制造示例器件，并在工艺流程中添加选择性蚀刻。

公开(公告)号：WO2014161471A1

公开(公告)日：2014-10-09

申请号：PCT/CN2014/074529

申请日：2014-04-01

申请人： 苏州东微半导体有限公司

发明人： 刘伟 ,  刘磊 ,  王鹏飞

IPC分类号： H01L29/10 ,  H01L29/423 ,  H01L21/28 ,  H01L21/33

CPC分类号： H01L29/7835 ,  H01L29/7391

摘要： 涉及一种U形沟道的半导体器件，它包括：在半导体衬底内设有的U形沟道区（401）、源区（201）和漏区（202），在U形沟道区（401）上设有的第一层绝缘薄膜（203）、浮栅（205）、第二层绝缘薄膜（206）和控制栅（207），在所述浮栅（205）与漏区（202）之间设有的p-n结二极管，由所述控制栅（207）、第二层绝缘薄膜（206）和p-n结二极管组成以控制栅（207）为栅极的栅控二极管。该半导体器件采用U形沟道结构来延长电流沟道区的长度并通过增加漏区深度来降低浮栅与电流沟道区之间寄生MOS管的漏电流等，能够获得既可降低半导体存储器器件的单元面积和提高芯片密度，又可提高半导体存储器器件与逻辑电路兼容性及运行可靠性的效果。