公开(公告)号：WO2002063671A2

公开(公告)日：2002-08-15

申请号：PCT/EP2002/000264

申请日：2002-01-14

Applicant: UNITED MONOLITHIC SEMICONDUCTORS GMBH ,  BEHAMMER, Dag

Inventor： BEHAMMER, Dag

IPC: H01L21/335

CPC classification number: H01L29/66871 ,  H01L21/28587 ,  H01L29/66462

Abstract: Zur herstellung eines Halbleiterbauelements mit einer im Querschnitt T-förmigen Kontaktelektrode, insbesondere eines Feldeffekt-Transistors mit T-Gate, wird ein Verfahren beschrieben, bei welchem mittels eines an einer Materialkante erzeugten Spacers eine selbstjustierende Positionierung von Gatefuß und Gatekopf erfolgt.

Abstract translation: 用于制造半导体装置的一个横截面为T形接触电极，尤其是与T形栅极的场效应晶体管中，一种方法是，其中通过在材料边缘间隔一个自定位栅脚和栅极头进行产生的信号的装置进行说明。

公开(公告)号：WO87007765A1

公开(公告)日：1987-12-17

申请号：PCT/US1987001354

申请日：1987-12-17

IPC: H01L29/812 ,  H01L21/265 ,  H01L21/324 ,  H01L21/338 ,  H01L29/80

CPC classification number: H01L29/66871 ,  Y10S148/053 ,  Y10S148/139 ,  Y10S148/14

Abstract: A process for producing a semiconductor device (10) includes depositing a layer of insulator material onto a supporting substrate (12) of the type having a surface which includes a channel region below the surface thereof containing a carrier concentration of a desired conductivity type, removing selected portions of the insulator material to form a substitutional gate on the substrate surface, forming side walls bounding the substitutional gate to define an effective masking area in cooperation with the substitutional gate, ion implanting a dopant into the unmasked region of the substrate, removing the side walls, annealing the resultant device, removing the substitutional gate, depositing gate metal (22) and first and second ohmic contacts (24, 26) in correct positional relation to one another on the substrate, and depositing metallic interconnects (28) in electrical communication with the ohmic contacts to produce a semiconductor device. This technique is especially useful in the production of Group III-V compound semiconductors, particularly gallium arsenide semiconductors.

公开(公告)号：WO2012163429A1

公开(公告)日：2012-12-06

申请号：PCT/EP2011/059190

申请日：2011-06-03

Applicant: ACCONEER AB ,  EGARD, Mikael ,  LIND, Erik ,  WERNERSSON, Lars-Erik

Inventor： EGARD, Mikael ,  LIND, Erik ,  WERNERSSON, Lars-Erik

IPC: H01L21/336 ,  H01L21/335 ,  H01L29/423 ,  H01L21/8252 ,  H01L21/338 ,  H01L29/20 ,  H01L29/49 ,  H01L29/51

CPC classification number: H01L21/28114 ,  H01L21/31144 ,  H01L21/823431 ,  H01L21/8252 ,  H01L21/845 ,  H01L27/0605 ,  H01L27/0629 ,  H01L29/20 ,  H01L29/42316 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/495 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/66469 ,  H01L29/66522 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/66871 ,  H01L29/7787

Abstract: According to one aspect of the inventive concept there is provided a process for manufacturing a semiconductor device, comprising: providing a channel layer (104), providing a mask (106)on the channel layer, epitaxially growing a contact layer (108) in contact with the channel layer, epitaxially growing a support layer (110) on the contact layer, wherein the support layer is arranged to be etched at a higher rate than the contact layer, forming a trench extending through the support layer by removing the mask, and providing a conductor (118) in the trench. There is also provided an intermediate product for the manufacture of a semiconductor device.

Abstract translation: 根据本发明构思的一个方面，提供了一种用于制造半导体器件的方法，包括：提供沟道层（104），在沟道层上提供掩模（106），外延生长接触层（108） 与所述沟道层一起在所述接触层上外延生长支撑层（110），其中所述支撑层布置成以比所述接触层更高的速率进行蚀刻，通过移除所述掩模形成延伸穿过所述支撑层的沟槽，以及 在沟槽中提供导体（118）。 还提供了用于制造半导体器件的中间产品。

公开(公告)号：WO2006074197A1

公开(公告)日：2006-07-13

申请号：PCT/US2006/000138

申请日：2006-01-03

Applicant: INTEL CORPORATION ,  DATTA, Suman ,  BRASK, Justin ,  KAVALIEROS, Jack ,  METZ, Matthew ,  DOCZY, Mark ,  CHAU, Robert

Inventor： DATTA, Suman ,  BRASK, Justin ,  KAVALIEROS, Jack ,  METZ, Matthew ,  DOCZY, Mark ,  CHAU, Robert

IPC: H01L29/778 ,  H01L21/338

CPC classification number: H01L29/66871 ,  H01L29/7784

Abstract: A quantum well transistor or high electron mobility- transistor may be formed using a replacement metal gate process. A dummy gate electrode may be used to define sidewall spacers and source drain contact metallizations. The dummy gate electrode may be removed and the remaining structure used as a mask to etch a doped layer to form sources and drains self -aligned to said opening. A high dielectric constant material may coat the sides of said opening and then a metal gate electrode may be deposited. As a result, the sources and drains are self-aligned to the metal gate electrode. In addition, the metal gate electrode is isolated from an underlying barrier layer by the high dielectric constant material .

Abstract translation: 量子阱晶体管或高电子迁移率晶体管可以使用替代金属栅极工艺形成。 可以使用虚拟栅电极来限定侧壁间隔件和源漏接触金属化。 可以去除虚拟栅电极，并且剩余的结构用作掩模以蚀刻掺杂层以形成源并排出自对准到所述开口。 高介电常数材料可以覆盖所述开口的侧面，然后可以沉积金属栅极电极。 结果，源极和漏极与金属栅电极自对准。 此外，金属栅电极通过高介电常数材料与下面的阻挡层隔离。

公开(公告)号：WO0184616A3

公开(公告)日：2002-02-21

申请号：PCT/US0112824

申请日：2001-04-20

Applicant: MOTOROLA INC

Inventor： COSTA JULIO ,  SCHIRMANN ERNEST ,  CODY NYLES W ,  MARTINEZ MARINO J

IPC: H01L29/423 ,  H01L21/285 ,  H01L21/335 ,  H01L21/338 ,  H01L29/41 ,  H01L29/47 ,  H01L29/812 ,  H01L29/872 ,  H01L29/76

CPC classification number: H01L29/66871 ,  H01L21/28587 ,  H01L29/475 ,  H01L29/66462

Abstract: An enhancement mode semiconductor device has a barrier layer (102) disposed between the gate electrode (104) of the device and the semiconductor substrate (106) underlying the gate electrode (104). The barrier layer (102) increases the Schottky barrier height of the gate electrode-barrier layer-substrate interface so that the portion of the substrate (106) underlying the gate electrode (104) operates in an enhancement mode. The barrier layer (102) is particularly useful in compound semiconductor field effect transistors, and preferred materials for the barrier layer include aluminum gallium arsenide and indium gallium arsenide.

Abstract translation: 增强型半导体器件具有设置在器件的栅电极（104）与栅电极（104）下方的半导体衬底（106）之间的阻挡层（102）。 阻挡层（102）增加了栅电极 - 阻挡层 - 衬底界面的肖特基势垒高度，使得栅电极（104）下面的衬底（106）的部分以增强模式工作。 阻挡层（102）在化合物半导体场效应晶体管中特别有用，并且阻挡层的优选材料包括砷化铝镓和砷化铟镓。

公开(公告)号：WO2016094126A1

公开(公告)日：2016-06-16

申请号：PCT/US2015/063178

申请日：2015-12-01

Applicant: GLOBALFOUNDRIES U.S.2 LLC

Inventor： ANDO, Takashi ,  KANNAN, Balaji ,  NARAYANAN, Vijay

IPC: H01L21/335 ,  H01L29/12 ,  H01L29/786

CPC classification number: H01L21/823828 ,  H01L21/28088 ,  H01L21/28185 ,  H01L21/823842 ,  H01L21/823857 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/66606 ,  H01L29/66871

Abstract: A method of forming a transistor device includes forming an interfacial layer and a dielectric layer over a substrate; and forming a workfunction metal layer over the dielectric layer, the workfunction metal layer comprising a titanium-aluminum-carbon-oxygen (TiA1CO) layer.

Abstract translation: 形成晶体管器件的方法包括在衬底上形成界面层和电介质层; 以及在所述电介质层上形成功函数金属层，所述功函数金属层包含钛 - 铝 - 碳 - 氧（TiAlCO）层。

公开(公告)号：WO2012047342A3

公开(公告)日：2013-04-11

申请号：PCT/US2011042933

申请日：2011-07-05

Applicant: CREE INC ,  RADULESCU FABIAN ,  GAO JENNIFER ,  DUC JENNIFER ,  SHEPPARD SCOTT

Inventor： RADULESCU FABIAN ,  GAO JENNIFER ,  DUC JENNIFER ,  SHEPPARD SCOTT

IPC: H01L29/778 ,  H01L21/306

CPC classification number: H01L29/7786 ,  H01L21/28593 ,  H01L21/76804 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/42316 ,  H01L29/475 ,  H01L29/66462 ,  H01L29/66871 ,  H01L29/812 ,  H01L29/872

Abstract: Methods of forming semiconductor devices having customized contacts are provided including providing a first insulator layer and patterning the first insulator layer such that the first insulator layer defines at least one contact window. A second insulator layer is provided on the first insulator layer and in the at least one contact window such that the second insulator layer at least partially fills the at least one contact window. A first portion of the second insulator layer is etched such that a second portion of the second insulator layer remains in the at least one contact window to provide at least one modified contact window having dimensions that are different than dimensions of the at least one contact window. Related methods and devices are also provided.

Abstract translation: 提供了形成具有定制触点的半导体器件的方法，包括提供第一绝缘体层和图案化第一绝缘体层，使得第一绝缘体层限定至少一个接触窗口。 第二绝缘体层设置在第一绝缘体层上和在至少一个接触窗口中，使得第二绝缘体层至少部分地填充至少一个接触窗口。 蚀刻第二绝缘体层的第一部分，使得第二绝缘体层的第二部分保留在至少一个接触窗口中，以提供具有不同于至少一个接触窗口的尺寸的尺寸的至少一个修改的接触窗口 。 还提供了相关的方法和装置。

公开(公告)号：WO2011016940A3

公开(公告)日：2011-05-19

申请号：PCT/US2010041202

申请日：2010-07-07

Applicant: CREE INC ,  SMITH R PETER ,  SHEPPARD SCOTT T

Inventor： SMITH R PETER ,  SHEPPARD SCOTT T

IPC: H01L21/335 ,  H01L21/266 ,  H01L21/285 ,  H01L21/338 ,  H01L29/15 ,  H01L29/20 ,  H01L29/423 ,  H01L29/778 ,  H01L29/812

CPC classification number: H01L29/2003 ,  B82Y10/00 ,  H01L21/26553 ,  H01L21/28587 ,  H01L29/15 ,  H01L29/402 ,  H01L29/42316 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/66871 ,  H01L29/66878 ,  H01L29/7787 ,  H01L29/812

Abstract: Methods of forming Group III-nitride transistor device include forming a protective layer on a Group III-nitride semiconductor layer, forming a via hole through the protective layer to expose a portion of the Group III-nitride semiconductor layer, and forming a masking gate on the protective layer. The masking gate includes an upper portion having a width that is larger than a width of the via hole and having a lower portion extending into the via hole. The methods further include implanting source/drain regions in the Group III-nitride semiconductor layer using the masking gate as an implant mask.

Abstract translation: 形成III族氮化物晶体管器件的方法包括在III族氮化物半导体层上形成保护层，在保护层上形成通孔以暴露出III族氮化物半导体层的一部分，并形成掩模栅极 保护层。 掩模门包括具有比通孔宽度大的宽度的上部，并且具有延伸到通孔中的下部。 所述方法还包括使用掩模栅极作为植入掩模将源极/漏极区域注入到III族氮化物半导体层中。

公开(公告)号：WO99005725A1

公开(公告)日：1999-02-04

申请号：PCT/JP1997/002559

申请日：1997-07-24

IPC: H01L21/285 ,  H01L21/335 ,  H01L21/338 ,  H01L29/10 ,  H01L29/15 ,  H01L29/812

CPC classification number: H01L29/66871 ,  H01L21/28587 ,  H01L29/1075 ,  H01L29/155 ,  H01L29/66462

Abstract: In an FET, such as the high-output FET, low-noise HEMT, etc., a layer (for example, a super lattice buffer layer) which promotes carrier recombination, an undoped compound semiconductor layer which is higher in resistance than a channel layer composed of a compound semiconductor, and the channel layer are successively laminated. Since, for example, an oxygen gas is introduced to the carrier recombination promoting layer at a high concentration, non-radiative recombination is promoted and the lives of injected carriers become shorter. The carrier recombination promoting layer can also be formed by forming a super lattice buffer layer at a lower temperature rather than forming the channel layer. Therefore, the efficiency and withstand voltage of the FET are further improved at the time of operating the FET under a high-frequency high-output condition. In addition, the noise of the FET can be reduced further when the FET is operated under a high-frequency low-noise condition.

Abstract translation: 在诸如高输出FET，低噪声HEMT等的FET中，促进载流子复合的层（例如，超晶格缓冲层），电阻高于沟道的未掺杂化合物半导体层 依次层叠由化合物半导体构成的层和沟道层。 由于例如以高浓度将氧气引入载体复合促进层，因此促进非辐射复合，注入载体的寿命缩短。 载体复合促进层也可以通过在较低温度下形成超晶格缓冲层而不是形成沟道层来形成。 因此，在高频高输出条件下操作FET时，FET的效率和耐受电压进一步提高。 此外，当FET在高频低噪声条件下工作时，可以进一步降低FET的噪声。

公开(公告)号：WO2013035844A1

公开(公告)日：2013-03-14

申请号：PCT/JP2012/072900

申请日：2012-09-07

Applicant: 株式会社タムラ製作所 ,  独立行政法人情報通信研究機構 ,  国立大学法人京都大学 ,  佐々木 公平 ,  東脇 正高 ,  藤田 静雄

Inventor： 佐々木　公平 ,  東脇　正高 ,  藤田　静雄

IPC: H01L21/338 ,  H01L29/812

CPC classification number: H01L29/78 ,  H01L21/0242 ,  H01L21/02565 ,  H01L21/02576 ,  H01L21/02631 ,  H01L29/66871 ,  H01L29/812

Abstract: 　高品質のＧａ 2 Ｏ 3 系半導体素子を提供する。　一実施の形態として、α－Ａｌ 2 Ｏ 3 基板２上に直接、又は他の層を介して形成されたα－（Ａｌ x Ｇａ 1-x ） 2 Ｏ 3 単結晶（０≦ｘ＜１）からなるｎ型α－（Ａｌ x Ｇａ 1-x ） 2 Ｏ 3 単結晶膜３と、ｎ型α－（Ａｌ x Ｇａ 1-x ） 2 Ｏ 3 単結晶膜３上に形成されたソース電極１２及びドレイン電極１３と、ｎ型α－（Ａｌ x Ｇａ 1-x ） 2 Ｏ 3 単結晶膜３のソース電極１２とドレイン電極１３との間の領域上に形成されたゲート電極１１と、を含むＧａ 2 Ｏ 3 系ＭＥＳＦＥＴ１０を提供する。

Abstract translation: 提供了高质量的Ga 2 O 3半导体元件。 作为本发明的一个实施方案，提供了一种Ga 2 O 3 MESFET（10），其包括：形成在α-Al 2 O 3衬底上的n型α-（Al x Ga 1-x）2 O 3单晶膜（3） 2）直接或与其间的其它层，并由α - （Al x Ga 1-x）2 O 3单晶（0 <= x <1）组成; 形成在n型α - （Al x Ga 1-x）2 O 3单晶膜（3）上的源电极（12）和漏电极（13）。 以及形成在n型α - （Al x Ga 1-x）2 O 3单晶膜（3）上的源电极（12）和漏电极（13）之间的区域上的栅电极（11）。